高压MOS器件及其制备方法技术

本发明专利技术提供一种高压MOS器件及其制备方法。所述高压MOS器件包括衬底、栅极、源极、漏极、漂移区及多个隔离沟槽；所述栅极位于衬底内或衬底上表面；多个漂移区位于衬底内，且位于栅极的两侧，源极和漏极各自位于栅极两侧的漂移区内，源极和栅极之间以及漏极和栅极之间的衬底内间隔设置有多个隔离沟槽，相邻隔离沟槽之间的衬底表面设置有第一反型层。本申请经改善的结构设计，在源漏极与栅极之间的漂移区内间隔设置多个沟槽，且在隔离沟槽之间的漂移区表面形成反型层，有助于改善器件电场分布，避免形成局部场强尖峰，可在不增加器件导通电阻的同时提高器件击穿电压，有助于器件性能的进一步优化。进一步优化。进一步优化。

【技术实现步骤摘要】
高压MOS器件及其制备方法


[0001]本专利技术涉及半导体制造
，具体涉及一种半导体器件，特别是涉及一种高压MOS器件及其制备方法。

技术介绍

[0002]高压（high voltage）MOS（metal
‑
oxide
‑
semiconductor，金属氧化物半导体）器件是一种常用的功率器件。其工作原理为，当控制电压作用于栅极时，栅极与源极之间形成的电场会改变漏极与源极之间的电阻值。当控制电压增加时，漏极与源极之间的电阻值会逐渐降低，从而增加电流。相反，当控制电压降低时，漏极与源极之间的电阻值会逐渐增大，电流也会降低。由于其具有可靠性高，体积小，功耗低，响应速度快等优点，因而在电力电子、通信、汽车电子、航空航天等领域得到越来越广泛的应用。
[0003]对于高压MOS器件来说，其主要的指标包括在关断状态（off
‑
state）下的（Breakdown Voltage，简称BV）以及导通状态下的（on
‑
state）下的导通电阻（Rdson）。通常希望击穿电压尽量高而导通电阻尽量小。击穿电压和导通电阻主要依由漂移区（Drift）长度以及浓度决定。现有技术中，通常通过增加漂移区的长度和减小漂移区的掺杂浓度以提高击穿电压，但是这会增加芯片面积和导通电阻，影响器件性能和进一步小型化。
[0004]应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的
技术介绍
部分进行了阐述而认为上述技术方案为本领域技术人员所公知。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种高压MOS器件及其制备方法，用于解决现有技术中现有技术中通过增加漂移区的长度和减小漂移区的掺杂浓度以提高击穿电压，但是这会增加芯片面积和导通电阻，影响器件性能和进一步小型化等问题。
[0006]为实现上述目的及其他相关目的，本专利技术提供一种高压MOS器件，所述高压MOS器件包括衬底、栅极、源极、漏极、漂移区及多个隔离沟槽；所述栅极位于衬底内或衬底上表面；多个漂移区位于衬底内，且位于栅极的两侧，源极和漏极各自位于栅极两侧的漂移区内，源极和栅极之间以及漏极和栅极之间的衬底内间隔设置有多个隔离沟槽，相邻隔离沟槽之间的衬底表面设置有第一反型层。
[0007]在一可选方案中，所述栅极为平面栅结构，所述高压MOS器件还设置有侧墙结构，所述侧墙结构自栅极侧面延伸到与栅极相邻的隔离沟槽表面。
[0008]更可选地，所述侧墙结构包括3个以上沿横向依次贴合的绝缘层，且沿远离栅极的方向，各绝缘层的介电常数依次增大。
[0009]在另一可选方案中，所述栅极为沟槽栅，包括栅氧化层以及填充于栅氧化层内侧的栅导电层，其中，沟槽栅底部的栅氧化层的厚度大于侧壁的栅氧化层的厚度。
[0010]更可选地，所述沟槽栅的底部设置有高掺杂的电场屏蔽结构。
[0011]可选地，所述隔离沟槽包括位于沟槽表面的第一绝缘材料层、位于第一绝缘材料层内侧的金属层以及覆盖金属层的第二绝缘层。
[0012]可选地，第一反型层的掺杂浓度不低于漂移区的掺杂浓度。
[0013]更可选地，所述第一反型层的掺杂浓度为1E12/cm3‑
1E13/cm3。
[0014]可选地，所述源极和/或漏极的下方的漂移区内间隔设置有第二反型层。
[0015]本专利技术还提供一种高压MOS器件的制备方法，所述制备方法用于制备如上述任一方案中所述的高压MOS器件；制备过程中，形成隔离沟槽时所使用的掩膜板与形成源极及漏极所使用的掩膜板为同一掩膜板。
[0016]如上所述，本专利技术的高压MOS器件及其制备方法，具有以下有益效果：本申请经改善的结构设计，在源漏极与栅极之间的漂移区内间隔设置多个沟槽，且在隔离沟槽之间的漂移区表面形成反型层，有助于改善器件电场分布，避免形成局部场强尖峰，可在不增加器件导通电阻的同时提高器件击穿电压，有助于器件性能的进一步优化。
附图说明
[0017]图1显示为本专利技术提供的高压MOS器件于一示例中的截面结构示意图。
[0018]图2显示为本专利技术提供的高压MOS器件于另一示例中的截面结构示意图。
具体实施方式
[0019]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。如在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0020]为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
[0021]在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
[0022]需要说明的是,本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。为使图示尽量简洁，各附图中并未对所有的结构全部标示。
实施例一
[0023]如图1所示，本实施例提供一种高压MOS器件，所述高压MOS器件包括衬底11、栅极、源极13、漏极14、漂移区15及多个隔离沟槽16。所述栅极位于衬底11上表面，即所述栅极为平面栅结构。多个漂移区15位于衬底11内，且位于栅极的两侧，源极13和漏极14各自位于栅极两侧的漂移区15内，源极13和栅极之间以及漏极14和栅极之间的衬底11内间隔设置有多个隔离沟槽16（栅极的两侧均具有两个以上的隔离沟槽16），相邻隔离沟槽16之间的衬底11表面设置有第一反型层20。
[0024]本申请经改善的结构设计，在源漏极与栅极之间的漂移区内间隔设置多个沟槽，且在隔离沟槽之间的漂移区表面形成反型层，有助于改善器件电场分布，避免形成局部场强尖峰，可在不增加器件导通电阻的同时提高器件击穿电压，有助于器件性能的进一步优化。
[0025]所述衬底11包括但不限于各种半导体材质的晶圆，例如为硅晶圆、锗晶圆、锗硅晶圆、绝缘体上硅晶圆、碳化本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高压MOS器件，其特征在于，所述高压MOS器件包括衬底、栅极、源极、漏极、漂移区及多个隔离沟槽；所述栅极位于衬底内或衬底上表面；多个漂移区位于衬底内，且位于栅极的两侧，源极和漏极各自位于栅极两侧的漂移区内，源极和栅极之间以及漏极和栅极之间的衬底内间隔设置有多个隔离沟槽，相邻隔离沟槽之间的衬底表面设置有第一反型层。2.根据权利要求1所述的高压MOS器件，其特征在于，所述栅极为平面栅结构，所述高压MOS器件还设置有侧墙结构，所述侧墙结构自栅极侧面延伸到与栅极相邻的隔离沟槽表面。3.根据权利要求2所述的高压MOS器件，其特征在于，所述侧墙结构包括3个以上沿横向依次贴合的绝缘层，且沿远离栅极的方向，各绝缘层的介电常数依次增大。4.根据权利要求1所述的高压MOS器件，其特征在于，所述栅极为沟槽栅，包括栅氧化层以及填充于栅氧化层内侧的栅导电层，其中，沟槽栅底部的栅氧化层的厚度大于侧壁的栅氧化层...

【专利技术属性】
技术研发人员：刘翔，
申请(专利权)人：粤芯半导体技术股份有限公司，
类型：发明
国别省市：