【技术实现步骤摘要】
本申请涉及半导体，具体涉及一种半导体器件及其多晶硅部偏移量的检测方法。
技术介绍
1、在ic制造中，光刻是最复杂关键的一个工艺步骤，套刻精度是其中重要性能指标之一。随着集成电路制造中光刻工艺特征尺寸不断减小，对套刻精度的要求逐步提升。若套刻精度不符合设计规则，器件各层组件之间的电路不能准确连接，可能发生短路或断路的现象，从而导致生产良率和器件性能的损失。只有准确量测到真实的套刻误差(overlay，简称ovl)，才能在后续的工艺中设法对其进行有效的补偿和修正。套刻误差也称偏移量，是描述后层与前层图案间套刻精准性的重要参数。在制造中，理想套刻误差的值为0，即每一光刻层之间都能够完全对准，但因工艺上的各种因素，基本无法达到理想的状态。目前，检测套刻误差所采用的方法较为繁琐，不易操作，导致检测效率较低。
技术实现思路
1、鉴于此，本申请提供一种半导体器件及其多晶硅部偏移量的检测方法，以提高多晶硅部偏移量的检测效率。
2、本申请提供一种半导体器件，包括：
3、衬底；
4、p型阱，设置于所述衬底中；
5、第一n+区和第二n+区，间隔设置于所述p型阱中；
6、多晶硅部，设置于所述p型阱上；自所述多晶硅部朝向所述p型阱的方向上，所述多晶硅部的两侧分别与所述第一n+区以及所述第二n+区部分重叠，所述多晶硅部未与所述第一n+区重叠的区域为第一测试区，所述多晶硅部未与所述第二n+区重叠的区域为第二测试区；
7、测试部，包括间隔设置
8、在一些实施例中，所述半导体器件还包括设置于所述衬底中的隔离结构，所述第一n+区远离所述第二n+区以及所述第二n+区远离所述第一n+区的一侧均设置有所述隔离结构。
9、在一些实施例中，所述半导体器件还包括第一接触孔和第二接触孔，所述第一接触孔暴露所述第一测试区，所述第二接触孔暴露所述第二测试区，所述第一测试垫填充于所述第一接触孔，所述第二测试垫填充于所述第二接触孔中。
10、在一些实施例中，所述第一测试垫以及所述第二测试垫的形状包括正方形、长方形、圆形和三角形中的至少一种。
11、在一些实施例中，所述隔离结构的高度小于所述第一n+区以及所述第二n+区的高度。
12、本申请还提供一种半导体器件的多晶硅部偏移量的检测方法，用于检测如上所述的半导体器件的多晶硅部偏移量，包括：
13、将测试装置的低压端以及高压端分别与位于第一测试区上的第一测试垫以及第二测试垫电连接，测得所述第一测试区的第一电阻值；
14、将所述测试装置的低压端以及高压端分别与位于第二测试区上的所述第一测试垫以及所述第二测试垫电连接，测得所述第二测试区的第二电阻值；
15、计算出所述第一电阻值与所述第二电阻值的第一电阻差值以及所述第一电阻值与所述第二电阻值的第一电阻之和值，所述第一电阻差值与所述第一测试区的第一预设长度的乘积为第一电阻积值；
16、根据所述第一电阻积值与所述第一电阻之和值的第一比值，获得多晶硅部相对于第一n+区以及第二n+区的第一方向的偏移量。
17、在一些实施例中，所述将所述测试装置的低压端以及高压端分别与位于第二测试区上的所述第一测试垫以及所述第二测试垫电连接，测得所述第二测试区的第二电阻值之后，所述计算出所述第一电阻值与所述第二电阻值的第一电阻差值以及所述第一电阻值与所述第二电阻值的第一电阻之和值，所述第一电阻差值与所述第一测试区的第一预设长度的乘积为第一电阻积值之前，还包括：
18、将所述半导体器件旋转90°，将所述测试装置的低压端以及高压端分别与位于所述第一测试区上的所述第一测试垫以及所述第二测试垫电连接，测得所述第一测试区的第三电阻值。
19、在一些实施例中，所述将所述半导体器件旋转90°，将所述测试装置的低压端以及高压端分别与位于所述第一测试区上的所述第一测试垫以及所述第二测试垫电连接，测得所述第一测试区的第三电阻值之后，还包括：
20、将所述测试装置的低压端以及高压端分别与位于所述第二测试区上的所述第一测试垫以及所述第二测试垫电连接，测得所述第二测试区的第四电阻值。
21、在一些实施例中，所述将所述测试装置的低压端以及高压端分别与位于所述第二测试区上的所述第一测试垫以及所述第二测试垫电连接，测得所述第二测试区的第四电阻值之后，还包括：
22、计算出所述第三电阻值与所述第四电阻值的第二电阻差值以及所述第三电阻值与所述第四电阻值的第二电阻之和值，所述第二电阻差值与所述第一测试区的第一预设宽度的乘积为第二电阻积值；
23、根据所述第二电阻积值与所述第二电阻之和值的第二比值，获得所述多晶硅部相对于所述第一n+区以及所述第二n+区的偏移量，所述第一方向与所述第二方向垂直。
24、在一些实施例中，根据所述第一比值是否为0，判断所述多晶硅部是否相对于所述第一n+区以及所述第二n+区存在第一方向的偏移。
25、本申请提供一种半导体器件及其多晶硅部偏移量的检测方法，半导体器件包括衬底、p型阱、多晶硅部以及测试部，p型阱设置于衬底中；第一n+区和第二n+区间隔设置于p型阱中；多晶硅部设置于p型阱上；自多晶硅部朝向p型阱的方向上，多晶硅部的两侧分别与第一n+区以及第二n+区部分重叠，多晶硅部未与第一n+区重叠的区域为第一测试区，多晶硅部未与第二n+区重叠的区域为第二测试区；测试部包括间隔设置的至少一第一测试垫和至少一第二测试垫，第一测试垫位于第一测试区以及第二测试区的上端和下端中的一者，第二测试垫位于第一测试区以及第二测试区的上端和下端中的另一者。在本申请中，通过在第一测试区以及第二测试区上设置有测试部，以使得测试装置与第一测试垫以及第二测试垫连接时，即可测试得第一测试区以及第二测试区的电阻，从而可以根据第一测试区以及第二测试区的电阻变化获得多晶硅部相对于第一n+区以及第二n+区的左右偏移量，即提高了膜层偏移量的检测效率，以便于后续的半导体器件中的多晶硅部与第一n+区以及第二n+区之间位置关系，可以根据多晶硅部的偏移量来调整，确保多晶硅部与第一n+区以及第二n+区之间的位置关系准确，并提高判断半导体器件是否是因膜层偏移量而导致半导体器件的性能不佳。
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1.一种半导体器件，其特征在于，包括：
2.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括设置于所述衬底中的隔离结构，所述第一N+区远离所述第二N+区以及所述第二N+区远离所述第一N+区的一侧均设置有所述隔离结构。
3.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括第一接触孔和第二接触孔，所述第一接触孔暴露所述第一测试区，所述第二接触孔暴露所述第二测试区，所述第一测试垫填充于所述第一接触孔，所述第二测试垫填充于所述第二接触孔中。
4.根据权利要求1所述的半导体器件，其特征在于，所述第一测试垫以及所述第二测试垫的形状包括正方形、长方形、圆形和三角形中的至少一种。
5.根据权利要求2所述的半导体器件，其特征在于，所述隔离结构的高度小于所述第一N+区以及所述第二N+区的高度。
6.一种半导体器件的多晶硅部偏移量的检测方法，其特征在于，用于检测权利要求1-5任一项所述的半导体器件的多晶硅部偏移量，包括：
7.根据权利要求6所述的半导体器件的多晶硅部偏移量的检测方法，其特征在于，所述
8.根据权利要求7所述的半导体器件的多晶硅部偏移量的检测方法，其特征在于，所述将所述半导体器件旋转90°，将所述测试装置的低压端以及高压端分别与位于所述第一测试区上的所述第一测试垫以及所述第二测试垫电连接，测得所述第一测试区的第三电阻值之后，还包括：
9.根据权利要求8所述的半导体器件的多晶硅部偏移量的检测方法，其特征在于，所述将所述测试装置的低压端以及高压端分别与位于所述第二测试区上的所述第一测试垫以及所述第二测试垫电连接，测得所述第二测试区的第四电阻值之后，还包括：
10.根据权利要求6所述的半导体器件的多晶硅部偏移量的检测方法，其特征在于，根据所述第一比值是否为0，判断所述多晶硅部是否相对于所述第一N+区以及所述第二N+区存在第一方向的偏移。
...【技术特征摘要】
1.一种半导体器件，其特征在于，包括：
2.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括设置于所述衬底中的隔离结构，所述第一n+区远离所述第二n+区以及所述第二n+区远离所述第一n+区的一侧均设置有所述隔离结构。
3.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括第一接触孔和第二接触孔，所述第一接触孔暴露所述第一测试区，所述第二接触孔暴露所述第二测试区，所述第一测试垫填充于所述第一接触孔，所述第二测试垫填充于所述第二接触孔中。
4.根据权利要求1所述的半导体器件，其特征在于，所述第一测试垫以及所述第二测试垫的形状包括正方形、长方形、圆形和三角形中的至少一种。
5.根据权利要求2所述的半导体器件，其特征在于，所述隔离结构的高度小于所述第一n+区以及所述第二n+区的高度。
6.一种半导体器件的多晶硅部偏移量的检测方法，其特征在于，用于检测权利要求1-5任一项所述的半导体器件的多晶硅部偏移量，包括：
7.根据权利要求6所述的半导体器件的多晶硅部偏移量的检测方法，其特征在于，所述将所述测试...
【专利技术属性】
技术研发人员：艾怡君，赵晓龙，张青，张拥华，
申请(专利权)人：粤芯半导体技术股份有限公司，
类型：发明
国别省市：
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