半导体封装及其制造方法技术

本发明专利技术公开一种半导体封装及其制造方法，其中该半导体封装包括芯片堆叠结构。芯片堆叠结构包括芯片堆叠、模塑通孔与连接端子。芯片堆叠包括堆叠的多个芯片结构。每个芯片结构包括芯片、支撑层与重布线层。支撑层设置在芯片的侧边。重布线层设置在芯片与支撑层上。重布线层电连接至芯片。模塑通孔设置在多个重布线层的至少一部分与多个支撑层的至少一部分中。模塑通孔电连接至多个重布线层。连接端子电连接至模塑通孔。接至模塑通孔。接至模塑通孔。

【技术实现步骤摘要】
半导体封装及其制造方法


[0001]本专利技术涉及一种半导体结构及其制造方法，且特别涉及一种半导体封装及其制造方法。

技术介绍

[0002]在集成电路的封装过程中，可将半导体芯片进行堆叠，而形成三维(three
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dimensional，3D)半导体封装。然而，如何进一步防止芯片在制作工艺中受损、降低制造成本以及提升半导体封装的电性表现为目前持续努力的目标。

技术实现思路

[0003]本专利技术提供一种半导体封装及其制造方法，其可防止芯片在制作工艺中受损、降低制造成本以及提升半导体封装的电性表现。
[0004]本专利技术提出一种半导体封装，包括芯片堆叠结构。芯片堆叠结构包括芯片堆叠、模塑通孔(through mold via)与连接端子。芯片堆叠包括堆叠的多个芯片结构。每个芯片结构包括芯片、支撑层与重布线层(redistribution layer，RDL)。支撑层设置在芯片的侧边。重布线层设置在芯片与支撑层上。重布线层电连接至芯片。模塑通孔设置在多个重布线层的至少一部分与多个支撑层的至少一部分中。模塑通孔电连接至多个重布线层。连接端子电连接至模塑通孔。
[0005]依照本专利技术的一实施例所述，在上述半导体封装中，支撑层可围绕芯片。
[0006]依照本专利技术的一实施例所述，在上述半导体封装中，模塑通孔可贯穿多个重布线层的至少一部分与多个支撑层的至少一部分。
[0007]依照本专利技术的一实施例所述，在上述半导体封装中，还包括基板与包封体(encapsulant)。芯片堆叠结构设置在基板上。芯片堆叠结构可通过连接端子来电连接至基板。包封体覆盖芯片堆叠结构。
[0008]本专利技术提出一种半导体封装的制造方法，包括以下步骤。形成芯片堆叠结构。芯片堆叠结构的形成方法可包括以下步骤。形成芯片堆叠。芯片堆叠包括堆叠的多个芯片结构。每个芯片结构包括芯片、支撑层与重布线层。支撑层设置在芯片的侧边。重布线层设置在芯片与支撑层上。重布线层电连接至芯片。在多个重布线层的至少一部分与多个支撑层的至少一部分中形成模塑通孔。模塑通孔电连接至多个重布线层。在模塑通孔上形成连接端子。连接端子电连接至模塑通孔。
[0009]依照本专利技术的一实施例所述，在上述半导体封装的制造方法中，芯片结构的形成方法可包括以下步骤。将至少一个芯片设置在第一载板上。芯片可具有相对的第一面与第二面。芯片的第一面可朝向第一载板。形成覆盖芯片的支撑材料层。移除部分支撑材料层与部分芯片，而形成第一芯片层并使芯片薄化。第一芯片层可包括芯片与支撑层。将第一芯片层从第一载板转移至第二载板。芯片的第二面可朝向第二载板。在第一芯片层的第一面上形成重布线层，而形成第二芯片层，其中第二芯片层可包括至少一个芯片结构。
[0010]依照本专利技术的一实施例所述，在上述半导体封装的制造方法中，还包括以下步骤。将第二芯片层与第二载板分离。将多个第二芯片层进行堆叠，而形成第一芯片层堆叠。第一芯片层堆叠可包括至少一个芯片堆叠。
[0011]依照本专利技术的一实施例所述，在上述半导体封装的制造方法中，在还可包括以下步骤。在第一芯片层堆叠中形成模塑通孔。在模塑通孔上形成连接端子，而形成第二芯片层堆叠。第二芯片层堆叠可包括至少一个芯片堆叠结构。
[0012]依照本专利技术的一实施例所述，在上述半导体封装的制造方法中，还可包括以下步骤。对第二芯片层堆叠进行切割制作工艺。
[0013]依照本专利技术的一实施例所述，在上述半导体封装的制造方法中，还可包括以下步骤。将芯片堆叠结构设置在基板上。芯片堆叠结构可通过连接端子来电连接至基板。形成覆盖芯片堆叠结构的包封体。
[0014]基于上述，在本专利技术所提出的半导体封装及其制造方法中，由于支撑层可用以支撑及保护芯片，因此可防止芯片在制作工艺中受损。此外，通过模塑通孔来电连接堆叠的多个芯片，可减少打线接合(wire bonding process)制作工艺与凸块制作工艺(bumping)，进而降低制造成本。另外，通过模塑通孔来电连接堆叠的多个芯片，可缩短电路长度并减少异质接面，因此可提升半导体封装的电性表现。
[0015]为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
[0016]图1A至图1K为本专利技术一些实施例的半导体封装的制造流程示意图；
[0017]图2为本专利技术另一些实施例的半导体封装的剖面示意图；
[0018]图3为本专利技术另一些实施例的半导体封装的剖面示意图；
[0019]图4为本专利技术另一些实施例的半导体封装的剖面示意图。
[0020]符号说明
[0021]10,20,30,40:半导体封装
[0022]100:基底
[0023]102:接垫
[0024]104,108,114:粘着层
[0025]106:支撑材料层
[0026]106a:支撑层
[0027]110:重布线层
[0028]112:对准标记
[0029]116:模塑通孔
[0030]118:连接端子
[0031]120:基板
[0032]122:连接端子
[0033]124:包封体
[0034]C1,C2:载板
[0035]CL1,CL2:芯片层
[0036]CS1:芯片结构
[0037]CS2:芯片堆叠
[0038]CS3:芯片堆叠结构
[0039]DB:晶片切割刀
[0040]S1:第一面
[0041]S2:第二面
[0042]SL1,SL2:芯片层堆叠
具体实施方式
[0043]下文列举实施例并配合附图来进行详细地说明，但所提供的实施例并非用以限制本专利技术所涵盖的范围。为了方便理解，在下述说明中相同的构件将以相同的符号标示来说明。此外，附图仅以说明为目的，并未依照原尺寸作图。另外，立体图中的特征、俯视图中的特征与剖面图中的特征并非按相同比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
[0044]图1A为根据本专利技术一些实施例的半导体封装的制造方法的一个阶段的立体示意图。请参照图1A，可将晶片W切割成多个芯片100。举例来说，可通过晶片切割刀DB来对晶片W进行切割，但本专利技术并不以此为限。此外，在对晶片W进行切割之前，可对晶片W进行研磨，由此可使芯片100薄化，进而缩小芯片100的尺寸。在本实施例中，芯片100可为动态随机存取存储器(dynamic random access memory，DRAM)芯片，但本专利技术并不以此为限。芯片100可具有相对的第一面S1与第二面S2。第一面S1与第二面S2可为芯片100的正面与背面中的一者与另一者。在本实施例中，第一面S1可为芯片100的正面，且第二面S2可为芯片的背面。此外，芯片100可具有位于第一面S1上的至少一个接垫(pad)102。在本实施例中，接垫102的数量是以多个为例，但接垫102本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体封装，包括芯片堆叠结构，其中所述芯片堆叠结构包括：芯片堆叠，包括堆叠的多个芯片结构，其中每个所述芯片结构包括：芯片；支撑层，设置在所述芯片的侧边；以及重布线层，设置在所述芯片与所述支撑层上，且电连接至所述芯片；模塑通孔，设置在多个所述重布线层的至少一部分与多个所述支撑层的至少一部分中，且电连接至多个所述重布线层；以及连接端子，电连接至所述模塑通孔。2.如权利要求1所述的半导体封装，其中所述支撑层围绕所述芯片。3.如权利要求1所述的半导体封装，其中所述模塑通孔贯穿多个所述重布线层的至少一部分与多个所述支撑层的至少一部分。4.如权利要求1所述的半导体封装，还包括：基板，其中所述芯片堆叠结构设置在所述基板上，且所述芯片堆叠结构通过所述连接端子来电连接至所述基板；以及包封体，覆盖所述芯片堆叠结构。5.一种半导体封装的制造方法，包括形成芯片堆叠结构，其中所述芯片堆叠结构的形成方法包括：形成芯片堆叠，其中所述芯片堆叠包括堆叠的多个芯片结构，且每个所述芯片结构包括：芯片；支撑层，设置在所述芯片的侧边；以及重布线层，设置在所述芯片与所述支撑层上，且电连接至所述芯片；在多个所述重布线层的至少一部分与多个所述支撑层的至少一部分中形成模塑通孔，其中所述模塑通孔电连接至多个所述重布线层；以及在所述模塑通孔上形成连接端子，其中所述连接端子电连接至所述模塑通孔。6.如权利要求5所述的半导体封装的制...

【专利技术属性】
技术研发人员：陈柏老，卢仲德，吴承德，
申请(专利权)人：力晶积成电子制造股份有限公司，
类型：发明
国别省市：