一种3D堆叠封装结构制造技术

本实用新型专利技术公开了一种3D堆叠封装结构，多芯片封装体的第一焊球的设置，以便于与外部装置连接。导电结构的第一金属布线层、第二金属布线层、金属连接柱的设置，一方面便于减少引线键合芯片的引线键合距离，其集成度高；另一方面以便于通过第二金属布线层的设置，实现引线键合芯片、多芯片封装体、扇出型芯片封装体三者之间的Z向互连，能够缩短电性连接，有利于芯片功能的发挥。引线键合芯片、扇出型芯片封装体的设置，以便于实现多芯片的3D堆叠。在第一焊球之间设置扇出型芯片封装体，便于与多芯片封装体实现互连的同时充分利用封装结构内的空间，其集成度较高，有利于减小封装体积。第一塑封层的设置，以便于起到保护作用。以便于起到保护作用。以便于起到保护作用。

【技术实现步骤摘要】
一种3D堆叠封装结构


[0001]本技术涉及一种3D堆叠封装结构。

技术介绍

[0002]随着电子产品朝小型化、高密度化、高可靠性、低功耗方向发展，将多种芯片、器件集成于同一封装体的3D封装成为满足技术发展的新方向，其中叠层3D封装因具有集成度高、质量轻、封装尺寸小、制造成本低等特点而具有广阔的应用前景。
[0003]中国公开号CN109786347A公开了芯片的扇出型封装结构和封装方法，其包括有多个金属端子、第一芯片、第二芯片、引线、封装层、引出层等，其能够通过多个金属端子实现Z方向堆叠多芯片的信号互连。但是，扇出型三维封装在进行不同类型芯片垂直方向堆叠时，其整体封装尺寸较大，不利于应用在较小的电子产品上。另，芯片与外界电性连接长，影响芯片功能的发挥。
[0004]因此，如何克服上述存在的缺陷，已成为本领域技术人员亟待解决的重要课题。

技术实现思路

[0005]本技术克服了上述技术的不足，提供了一种3D堆叠封装结构。
[0006]为实现上述目的，本技术采用了下列技术方案：
[0007]一种3D堆叠封装结构，包括：
[0008]多芯片封装体，所述多芯片封装体包括有用于将上层封装部件与下层封装部件互连的导电结构11、与所述导电结构11的底部连接的第一焊球12，所述导电结构11包括有裸露在所述多芯片封装体上表面的第一金属布线层111、与所述第一焊球12连接的第二金属布线层112、用于将所述第一金属布线层111与所述第二金属布线层112上下连通的金属连接柱113；
>[0009]引线键合芯片2，所述引线键合芯片2堆叠连接在所述多芯片封装体上表面，所述引线键合芯片2上表面设有第一焊盘21；
[0010]引线3，所述引线3电连接所述第一焊盘21至所述第一金属布线层111；
[0011]第一塑封层4，用于覆盖所述多芯片封装体之上的部件；
[0012]扇出型芯片封装体5，设置于所述第一焊球12之间，并通过倒装方式与所述第二金属布线层112连接。
[0013]优选的，所述多芯片封装体还包括有第一芯片13、第二芯片14，所述第一芯片13与第二芯片14的下端面连接有胶层15，所述第二金属布线层112覆盖有用于同层金属间的绝缘保护的阻焊层16，所述第一金属布线层111与所述胶层15之间设有第二塑封层17。
[0014]优选的，所述胶层15上开设有供芯片与所述第二金属布线层112连通的若干第一导通孔151，所述第一导通孔151内填充有导电金属。
[0015]优选的，所述阻焊层16开设有供所述第一焊球12与所述第二金属布线层112的连接的若干个第一开口161、供所述扇出型芯片封装体5与所述第二金属布线层112的连接的
若干个第二开口162。
[0016]优选的，所述第一金属布线层111和所述第二金属布线层112裸露在外的部分设有用于防止氧化的防氧化层。
[0017]优选的，所述扇出型芯片封装体5包括有第三芯片51、用于将所述第三芯片51包覆在内的第三塑封层52、与所述第三芯片51底部连接的第三金属布线层53，所述第三金属布线层53裸露在外的部分连接有第二焊球54。
[0018]优选的，所述第一焊球12的高度大于所述扇出型芯片封装体5的高度，所述第一焊球12之间设有能够供所述扇出型芯片封装体5倒装在所述多芯片封装体下方的安装空间。
[0019]优选的，所述引线键合芯片2的数量为N,其中N≥1。
[0020]优选的，所述胶层15为DAF层。
[0021]优选的，所述引线3的材料为金、铜、铝或其组合。
[0022]与现有技术相比，本技术的有益效果是：
[0023]1、本案结构简单易实现，所述多芯片封装体的设置，以便于将多种类的芯片封装为一体。所述第一焊球的设置，便于与外部元器件/外部装置连接，以便于封装结构本身的使用。所述导电结构的第一金属布线层、第二金属布线层、金属连接柱的设置，一方面便于减少引线键合芯片的引线键合距离，其集成度高；另一方面以便于通过第二金属布线层的设置，实现引线键合芯片、多芯片封装体、扇出型芯片封装体三者之间的Z向互连，能够缩短电性连接，有利于芯片功能的发挥。所述引线键合芯片、扇出型芯片封装体的设置，便于堆叠连接在所述多芯片封装体上，以便于实现多芯片的3D堆叠。在所述第一焊球之间设置所述扇出型芯片封装体，便于与所述多芯片封装体实现互连的同时充分利用封装结构内的空间，其集成度较高，有利于减小封装体积。所述第一塑封层的设置，一方面以便于对覆盖在其内部的部件起到保护作用，另一方面以便于与所述多芯片封装体封装为一体。
[0024]2、本案所述多芯片封装体的第一芯片、第二芯片的设置，便于能够将多个芯片集成一体，以便于实现多芯片的集成；所述胶层的设置，以便于将所述第一芯片和第二芯片粘合起来，减少芯片贴装后的偏移。所述阻焊层的设置，便于同层金属间的绝缘保护，防止不该被焊接的部分被焊锡连接。所述第二塑封层的设置，以便于能够对覆盖在内部的部件起到绝缘保护的作用。
附图说明
[0025]图1是本案的封装结构示意图。
[0026]图2是本案的多芯片封装体结构示意图。
[0027]图3是本案的扇出型芯片封装体结构示意图。
具体实施方式
[0028]以下通过实施例对本技术特征及其它相关特征作进一步详细说明，以便于同行业技术人员的理解：
[0029]如图1至图3所示，一种3D堆叠封装结构，包括：
[0030]多芯片封装体，所述多芯片封装体包括有用于将上层封装部件与下层封装部件互连的导电结构11、与所述导电结构11的底部连接的第一焊球12，所述导电结构11包括有裸
露在所述多芯片封装体上表面的第一金属布线层111、与所述第一焊球12连接的第二金属布线层112、用于将所述第一金属布线层111与所述第二金属布线层112上下连通的金属连接柱113；
[0031]引线键合芯片2，所述引线键合芯片2堆叠连接在所述多芯片封装体上表面，所述引线键合芯片2上表面设有第一焊盘21；
[0032]引线3，所述引线3电连接所述第一焊盘21至所述第一金属布线层111；
[0033]第一塑封层4，用于覆盖所述多芯片封装体之上的部件；
[0034]扇出型芯片封装体5，设置于所述第一焊球12之间，并通过倒装方式与所述第二金属布线层112连接。
[0035]本案结构简单易实现，所述多芯片封装体的设置，以便于将多种类的芯片封装为一体。所述第一焊球12的设置，便于与外部元器件/外部装置连接，以便于封装结构本身的使用。所述导电结构11的第一金属布线层111、第二金属布线层112、金属连接柱113的设置，一方面便于减少引线键合芯片2的引线键合距离，其集成度高；另一方面以便于通过第二金属布线层112的设置，实现所述引线键合芯片2、多芯片封装体、扇出型芯片封装体5三者之间的Z向互连，能够缩短电性连接，有利于芯片功本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种3D堆叠封装结构，其特征在于包括：多芯片封装体，所述多芯片封装体包括有用于将上层封装部件与下层封装部件互连的导电结构(11)、与所述导电结构(11)的底部连接的第一焊球(12)，所述导电结构(11)包括有裸露在所述多芯片封装体上表面的第一金属布线层(111)、与所述第一焊球(12)连接的第二金属布线层(112)、用于将所述第一金属布线层(111)与所述第二金属布线层(112)上下连通的金属连接柱(113)；引线键合芯片(2)，所述引线键合芯片(2)堆叠连接在所述多芯片封装体上表面，所述引线键合芯片(2)上表面设有第一焊盘(21)；引线(3)，所述引线(3)电连接所述第一焊盘(21)至所述第一金属布线层(111)；第一塑封层(4)，用于覆盖所述多芯片封装体之上的部件；扇出型芯片封装体(5)，设置于所述第一焊球(12)之间，并通过倒装方式与所述第二金属布线层(112)连接。2.根据权利要求1所述的一种3D堆叠封装结构，其特征在于所述多芯片封装体还包括有第一芯片(13)、第二芯片(14)，所述第一芯片(13)与第二芯片(14)的下端面连接有胶层(15)，所述第二金属布线层(112)覆盖有用于同层金属间的绝缘保护的阻焊层(16)，所述第一金属布线层(111)与所述胶层(15)之间设有第二塑封层(17)。3.根据权利要求2所述的一种3D堆叠封装结构，其特征在于所述胶层(15)上开设有供芯片与所述第二金属布线层(112)连通的若干第一导通孔(1...

【专利技术属性】
技术研发人员：蔡琨辰，
申请(专利权)人：中山芯承半导体有限公司，
类型：新型
国别省市：