倒装芯片堆叠封装结构制造技术

本实用新型专利技术公开了一种倒装芯片堆叠封装结构，包括堆叠封装体(1)和顶层封装体(2)；堆叠封装体包括底层基板(101)、第一金属球(102)、第一芯片(103)、第一封装体(104)和第二金属球(105)；第一芯片的底部通过若干个第一金属球电性连接在底层基板上，多层第一芯片依次由下至上堆叠设置；若干个第二金属球分布在多层第一芯片的四周，多层第一芯片及其第一金属球和若干个第二金属球通过第一封装体封装在底层基板的上表面上；顶层封装体叠设在第一封装体上，顶层封装体通过若干个第二金属球与底层基板电性连接。本实用新型专利技术能解决现有技术中芯片的叠层数量受限，存储器的容量不足的问题。题。题。

【技术实现步骤摘要】
倒装芯片堆叠封装结构


[0001]本专利技术涉及一种芯片封装结构，尤其涉及一种倒装芯片堆叠封装结构。

技术介绍

[0002]在逻辑电路和存储器集成领域，封装体叠层(PoP)已经成为业界的首选，主要应用于制造高端便携式设备和智能手机使用的先进移动通讯平台，这些应用带来了对PoP技术的巨大需求。对更小封装尺寸的要求，推动着焊球节距的不断缩小，顶层封装与底层封装的间隙高度在回流之后也会越来越小。目前，在这一方面所做的最大努力是将顶层封装用TCB(Thermal Compression Bonding，即热压焊)的互连方式，以适应对更小封装尺寸和叠层高度的要求。
[0003]现有技术的芯片封装结构将两颗BGA(Ball Grid Array，即球状引脚栅格阵列封装技术)锡球叠加在一起，用于电性连接叠层的封装体，随着封装尺寸和叠层高度的缩小且对存储容量的要求越来越高，锡球叠加的叠层方式导致了芯片的叠层数量受限(只有两层的叠层结构)，存储器的容量不足的问题。因此，需要提供一种倒装芯片堆叠封装结构，以解决现有技术中芯片的叠层数量受限，存储器的容量不足的问题。

技术实现思路

[0004]本专利技术的目的在于提供一种倒装芯片堆叠封装结构，能解决现有技术中芯片的叠层数量受限，存储器的容量不足的问题。
[0005]本专利技术是这样实现的：
[0006]一种倒装芯片堆叠封装结构，包括堆叠封装体和顶层封装体；堆叠封装体包括底层基板、第一金属球、第一芯片、第一封装体和第二金属球；第一芯片的底部通过若干个第一金属球电性连接在底层基板上，多层第一芯片依次由下至上堆叠设置；若干个第二金属球分布在多层第一芯片的四周，多层第一芯片及其第一金属球和若干个第二金属球通过第一封装体封装在底层基板的上表面上；顶层封装体叠设在第一封装体上，顶层封装体通过若干个第二金属球与底层基板电性连接。
[0007]所述的顶层封装体包括顶层基板、第三金属球、第二芯片和第二封装体；第二芯片通过若干个第三金属球电性连接在顶层基板的上表面上，顶层基板的下表面通过若干个第二金属球与底层基板电性连接，第二芯片及其第三金属球通过第二封装体封装在顶层基板的上表面上。
[0008]所述的顶层基板上电性连接有元器件，元器件封装在第二封装体内。
[0009]位于上一层的所述的第一芯片的宽度大于位于下一层的第一芯片的宽度，使位于上一层的第一芯片底部的若干个第一金属球环绕分布在位于下一层的第一芯片的四周。
[0010]位于上一层的所述的第一芯片底部的第一金属球的高度大于位于下一层的第一芯片底部的第一金属球的高度，使相邻两层竖向堆叠的第一芯片之间留有堆叠间隙。
[0011]所述的第二金属球的高度大于第一金属球的高度，第一封装体的高度与第二金属
球的高度一致。
[0012]所述的第二金属球和位于第二层及其以上的第一金属球呈椭球状结构。
[0013]所述的底层基板的下表面上阵列分布有第四金属球。
[0014]本专利技术与现有技术相比，具有以下有益效果：
[0015]1、本专利技术由于将第一芯片通过不同尺寸的第一金属球叠层在底层基板上，第一金属球由内向外分层布置，且由内向外高度依次增加，既能保证多层第一芯片的叠层布设要求，又能保证第一芯片的电性连接功能，相比现有技术的两个BGA锡球叠加的封装方式，突破了只能叠层两层的封装芯片结构，从而能在降低封装尺寸的同时满足电子产品对存储器容量等功能的要求。
[0016]2、本专利技术由于将第二金属球直接封装在第一封装体内，且第二金属球直接电性连接底层基板和顶层基板，能进一步减小封装体之间的锡球布置和叠加空间需求，从而满足封装体尺寸越来越小的要求，且能一定程度上降低封装工艺的难度，有利于保证封装芯片的质量。
附图说明
[0017]图1是本专利技术倒装芯片堆叠封装结构的剖视图。
[0018]图中，1堆叠封装体，101底层基板，102第一金属球，103第一芯片，104第一封装体，105第二金属球，106第四金属球，2顶层封装体，201顶层基板，202第三金属球，203第二芯片204，第二封装体，205元器件。
具体实施方式
[0019]下面结合附图和具体实施例对本专利技术作进一步说明。
[0020]请参见附图1，一种倒装芯片堆叠封装结构，包括堆叠封装体1和顶层封装体2；堆叠封装体1包括底层基板101、第一金属球102、第一芯片103、第一封装体104和第二金属球105；第一芯片103的底部通过若干个第一金属球102电性连接在底层基板101上，多层第一芯片103依次由下至上堆叠设置；若干个第二金属球105分布在多层第一芯片103的四周，多层第一芯片103及其第一金属球102和若干个第二金属球105通过第一封装体104封装在底层基板101的上表面上；顶层封装体2叠设在第一封装体104上，顶层封装体2通过若干个第二金属球105与底层基板101电性连接。
[0021]利用倒装芯片的优势增加堆叠封装体1的叠层数量，通过第一金属球105实现第一芯片103与底层基板101之间的电性连接，实现第一芯片103的堆叠布置，第二金属球105封装在堆叠封装体1内部并用于连接顶层封装体2和底层基板101，相比将锡球堆叠在两个封装体之间的封装方式，本专利技术的堆叠体积大大减小，能增加第一芯片103的堆叠层数，从而能在保证减小或不增加封装体积的同时满足存储器容量等功能需求。
[0022]所述的顶层封装体2包括顶层基板201、第三金属球202、第二芯片203和第二封装体204；第二芯片203通过若干个第三金属球202电性连接在顶层基板201的上表面上，顶层基板201的下表面通过若干个第二金属球105与底层基板101电性连接，第二芯片203及其第三金属球202通过第二封装体204封装在顶层基板201的上表面上。
[0023]顶层封装体2内也可根据芯片性能需求通过堆叠封装体1的布置形式实现多层第
二芯片203的堆叠封装。
[0024]所述的顶层基板201上电性连接有元器件205，元器件205封装在第二封装体204内，便于电子产品的其他元器件设备的封装布设。
[0025]位于上一层的所述的第一芯片103的宽度大于位于下一层的第一芯片103的宽度，使位于上一层的第一芯片103底部的若干个第一金属球102环绕分布在位于下一层的第一芯片103的四周。
[0026]按照不同型号芯片的不同尺寸进行第一芯片103的布设，底层基板101的线路根据第一芯片103进行适应性布设。位于底层的第一芯片103的底部通过多个阵列布置的第一金属球102与底层基板101电性连接，第二层第一芯片103的底部通过环形布置的第一金属球102与底层基板101电性连接，该环形布置的第一金属球102环绕在第一芯片103的旁侧，优选为在第一芯片103的两侧各设置一颗第一金属球102，也可根据第一芯片103的连接要求增减第一金属球102的数量。第三层及其以上的第一芯片103的堆叠方式与第二层第一芯片本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种倒装芯片堆叠封装结构，其特征是：包括堆叠封装体(1)和顶层封装体(2)；堆叠封装体(1)包括底层基板(101)、第一金属球(102)、第一芯片(103)、第一封装体(104)和第二金属球(105)；第一芯片(103)的底部通过若干个第一金属球(102)电性连接在底层基板(101)上，多层第一芯片(103)依次由下至上堆叠设置；若干个第二金属球(105)分布在多层第一芯片(103)的四周，多层第一芯片(103)及其第一金属球(102)和若干个第二金属球(105)通过第一封装体(104)封装在底层基板(101)的上表面上；顶层封装体(2)叠设在第一封装体(104)上，顶层封装体(2)通过若干个第二金属球(105)与底层基板(101)电性连接。2.根据权利要求1所述的倒装芯片堆叠封装结构，其特征是：所述的顶层封装体(2)包括顶层基板(201)、第三金属球(202)、第二芯片(203)和第二封装体(204)；第二芯片(203)通过若干个第三金属球(202)电性连接在顶层基板(201)的上表面上，顶层基板(201)的下表面通过若干个第二金属球(105)与底层基板(101)电性连接，第二芯片(203)及其第三金属球(202)通过第二封装体(204)封装在顶层基板(201)的上表面上。3.根据权利...

【专利技术属性】
技术研发人员：林文奎，张伟伟，林骏耀，林殷帆，
申请(专利权)人：宁波泰睿思微电子有限公司，
类型：新型
国别省市：