一种记忆体装置与其制造方法，记忆体装置包含拥有第一区域与第二区域的基材。第一区域包含多个第一导电条、第一记忆体层、第二导电条与多个第三导电条。多个第一导电条沿侧向延伸且沿垂直方向彼此间隔，第一记忆体层沿垂直方向延伸，第一半导体层沿垂直方向延伸且耦合至部分的第一记忆体层，第二导电条与第三导电条耦合至第一半导体层的侧壁的末端。第二区域包含多个导电板、第二记忆体层、与第二半导体层。多个导电板沿侧向延伸且沿垂直方向彼此间隔，第二记忆体层沿垂直方向延伸且被导电板包覆，第二半导体层与沿垂直方向延伸且被第二记忆体层所包覆。忆体层所包覆。忆体层所包覆。
【技术实现步骤摘要】
记忆体装置与其制造方法
[0001]本揭露的实施方式是有关于一种记忆体装置与其制造方法。
技术介绍
[0002]由于各种电子元件(例如晶体管、二极管、电阻、电容等等)的集成密度的不断提高，半导体产业已经经历了快速成长。在大多数的情况下，集成密度的提高来自最小特征尺寸的反复缩减，其使得更多的元件可整合至给定区域里。
技术实现思路
[0003]在本揭露的一态样中揭露了记忆体装置。记忆体装置包含拥有第一区域与第二区域的基材。记忆体装置的第一区域包含多个第一导电条、第一记忆体层、第一半导体层、第二导电条、与第三导电条。多个第一导电条沿垂直方向彼此间隔，第一记忆体层沿垂直方向延伸，第一半导体层沿垂直方向延伸且耦合至部分的第一记忆体层，第二导电条与第三导电条沿垂直方向延伸。记忆体装置的第二区域包含多个导电板、第二记忆体层、与第二半导体层。多个导电板沿垂直方向彼此间隔，第二记忆体层沿垂直方向延伸且被多个导电板包围，第二半导体层沿垂直方向延伸且被多个第二记忆体层包围。
[0004]在本揭露的另一态样中揭露了记忆体装置。记忆体装置包含设在基材上的多个主动记忆体阵列。记忆体装置进一步包含设在基材上的多个虚设记忆体阵列，其中每一多个主动记忆体阵列沿着第一侧向插入在一对多个虚设记忆体阵列之间。每一多个主动记忆体阵列包含多个沿垂直方向延伸的第一记忆体层与多个沿垂直方向延伸的第一半导体层，且每一多个虚设记忆体阵列包含沿垂直方向延伸的多个第二记忆体层与沿垂直方向延伸的多个第二半导体层。
[0005]而在本揭露的另一态样中揭露了记忆体装置的制造方法。此方法包含同时在基材的第一区域形成沿垂直方向彼此间隔且沿第一侧向延伸的多个导电条，与在基材的第二区域形成沿垂直方向彼此间隔且沿第一侧向延伸的多个导电板。此方法还包含形成沿垂直方向延伸且耦合至多个导电条的第一记忆层；形成沿垂直方向延伸且耦合至部分第一记忆层的第一半导体层；形成沿垂直方向延伸且被多个导电板包围的第二记忆体层；以及形成沿垂直方向延伸且被多个第二记忆体层包围的第二半导体层。
附图说明
[0006]从以下详细描述及附随的附图，能最佳地了解本揭露的态样。要强调的是，根据业界的标准实务，各特征并未依比例绘制。事实上，为了阐明讨论的内容，各特征的尺寸均可任意地增加或缩减。
[0007]图1是绘示依照一些实施方式的示范记忆体装置的透视图；
[0008]图2是绘示依照一些实施方式的用于制造记忆体装置的方法的示范流程图；
[0009]图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、与图
9B是绘示依照一些实施方式的使用图2的方法制造的在各种工艺阶段的示范半导体装置的透视图；
[0010]图10、图11A、图11B、图11C、图11D、图11E、图12A、图12B、图12C、图13A、图13B、图13C、图13D、图13E、与图13F是绘示依照一些实施方式的使用图2的方法制造的在各种工艺阶段的示范半导体装置的一部分的俯视图或剖面图。
[0011]【符号说明】
[0012]100：半导体装置
[0013]102a：第一区域
[0014]102b：第二区域
[0015]104：主动记忆体阵列
[0016]106：记忆体串
[0017]108：导电结构
[0018]110：第一记忆体层
[0019]112：第一半导体层
[0020]114：虚设记忆体阵列
[0021]116：虚设记忆体串
[0022]118：导电层
[0023]120：第二记忆体层
[0024]122：第二半导体层
[0025]200：方法
[0026]202：操作
[0027]204：操作
[0028]206：操作
[0029]208：操作
[0030]210：操作
[0031]212：操作
[0032]214：操作
[0033]300：半导体装置
[0034]302A：第一区域、基材
[0035]302B：第二区域、基材
[0036]304A：绝缘层
[0037]304B：绝缘层
[0038]306A：牺牲层
[0039]306B：牺牲层
[0040]402A：字元线沟槽
[0041]402B：字元线洞
[0042]404A：鳍状结构
[0043]502A：第一字元线凹槽
[0044]502B：第二字元线凹槽
[0045]602A：字元线、导电条
[0046]602B：字元线、导电板
[0047]702A：记忆体层
[0048]702B：记忆体层
[0049]712A：半导体层
[0050]712B：半导体层
[0051]716A：介电柱
[0052]716B：介电柱
[0053]802A：区块、隔离半导体层
[0054]802B：区块、隔离半导体层
[0055]802C：区块、隔离半导体层
[0056]802D：区块、隔离半导体层
[0057]810A：记忆体串
[0058]810B：记忆体串
[0059]810C：记忆体串
[0060]810D：记忆体串
[0061]810E：记忆体串
[0062]810F：记忆体串
[0063]810G：记忆体串
[0064]810H：记忆体串
[0065]820：虚设记忆体串
[0066]820A：记忆体串
[0067]820B：记忆体串
[0068]820C：记忆体串
[0069]820D：记忆体串
[0070]820E：记忆体串
[0071]820F：记忆体串
[0072]902A：位元线
[0073]902B：位元线
[0074]904A：源极线
[0075]904B：源极线
[0076]1000A：主动记忆体阵列
[0077]1000B：虚设记忆体阵列
[0078]1100：导电板
[0079]1102：记忆体层
[0080]1104：半导体层
[0081]1106A：金属柱
[0082]1106B：金属柱
[0083]1106C：金属柱
[0084]1106E：金属柱
[0085]1108A：介电柱
[0086]1108B：介电柱
[0087]1108C：介电柱
[0088]1108D：介电柱
[0089]1108E：介电柱
具体实施方式
[0090]以下的揭露提供了许多不同的实施方式或实施例，以实施所提供的标的的不同特征。以下所描述的部件与安排的特本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种记忆体装置，其特征在于，该记忆体装置包含：一基材，包含一第一区域与一第二区域；其中该记忆体装置在该第一区域中包含：多个第一导电条，沿一侧向延伸且沿一垂直方向彼此间隔；一第一记忆体层，沿该垂直方向延伸；一第一半导体层，沿该垂直方向延伸且耦合至一部分的该第一记忆体层；以及一第二导电条与一第三导电条，沿该垂直方向延伸，其中所述第二导电条与所述第三导电条耦合至该第一半导体层的一侧壁的多个端部；以及其中该记忆体装置在该第二区域中包含：多个导电板，沿该侧向延伸且沿该垂直方向彼此间隔；一第二记忆体层，沿该垂直方向延伸且被所述多个导电板所包覆；以及一第二半导体层，沿该垂直方向延伸且被该第二记忆体层所包覆。2.如权利要求1所述的记忆体装置，其特征在于，其中该第一区域紧邻该第二区域。3.如权利要求1所述的记忆体装置，其特征在于，其中所述多个第一导电条、该第一记忆体层、该第一半导体层、所述第二导电条、与所述第三导电条共同作用为一主动记忆体阵列的一部分，而所述多个导电板、该第二记忆体层、与该第二半导体层共同作用为一虚设记忆体阵列的一部分。4.如权利要求1所述的记忆体装置，其特征在于，其中该记忆体装置在该第二区域中还包含：一对第四导电条，沿该垂直方向延伸；其中该第二半导体层包围该对第四导电条，且一单一介电柱插入在该对第四导电条之间。5.如权利要求1所述的记忆体装置，其特征在于，该记忆体装置还包含：一介电柱，沿该垂直方向延伸；其中该第二半导体层包围该介电柱，且无导电材料设于该介电柱与该第二半导体层之间。6.一种记忆体装置，其特征在于，该记忆体装置包...
【专利技术属性】
技术研发人员：林孟汉，黄家恩，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：
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