闪存存储器版图、闪存存储器及其制作方法技术

本发明专利技术提供一种闪存存储器版图、闪存存储器及其制作方法，版图包括：有源区版图层，包括多个沿第一方向平行排列的有源区，有源区包括有效有源区与虚拟有源区；第一浮栅版图层，包括多个沿第二方向平行排列的第一浮栅图形；第二浮栅版图层，包括多个沿第二方向平行排列的第二浮栅图形，第二浮栅图形两两相对设置于连接区两侧，在每个连接区内，第二浮栅图形隔行设置于第一浮栅图形上，相邻的第一浮栅图形在不同的连接区内设置有第二浮栅图形；控制栅接触孔版图层，包括位于连接区内且沿第二方向延伸的控制栅接触孔图形；本发明专利技术采用上述版图层最终形成浮栅与控制栅，与现有技术相比，连接区面积缩小，存储单元有效面积利用率提高，工艺窗口增大。艺窗口增大。艺窗口增大。

【技术实现步骤摘要】
闪存存储器版图、闪存存储器及其制作方法


[0001]本专利技术涉及半导体制造
，特别涉及一种闪存存储器版图、闪存存储器及其制作方法。

技术介绍

[0002]闪存(flash)由于其具有高密度、低价格、以及电可编程、擦除的优点，已被广泛作为非易失性记忆体应用的最优选择。一般而言，浮栅型闪存都有着类似的原始存储单元(cell)它们都有层叠的栅极结构，该栅极结构包括浮栅和至少覆盖浮栅的控制栅。其中，所述控制栅通过耦合以控制浮栅中电子的存储与释放。
[0003]Nord flash的擦除是发生在浮栅与字线之间的福勒诺海隧穿，通过在字线与控制栅上施加高低电压，使得浮栅与字线之间形成较高的电势差与电场强度，浮栅中存储的电子隧穿通过隧穿氧化层，使浮栅上的电势由负变正，从而改变存储状态。
[0004]Nord flash目前将控制栅引出的方法为：每隔256根有效有源区设置一个条状(strap)区域，通过控制栅接触孔版图制作而成的掩膜版的图形化以及第二浮栅版图制作而成的掩膜版的图形化将控制栅露出，并与其他行的控制栅隔断，之后通过接触孔引出控制栅。
[0005]具体的工艺流程包括：形成控制栅多晶硅层之后，通过第二浮栅版图制作而成的掩膜版的图形化(即曝光与显影)将第二浮栅版图覆盖区域的控制栅多晶硅层去除；之后通过控制栅接触孔版图的图形化保护控制栅接触孔版图覆盖区域的控制栅多晶硅层，其余除第一浮栅版图和控制栅接触孔版图覆盖区域的控制栅多晶硅层均被去除，最终形成控制栅。然而这种结构比较占用面积，且工艺窗口较小。<br/>
技术实现思路

[0006]本专利技术的目的在于提供一种闪存存储器版图、闪存存储器及其制作方法，提高存储单元的有效面积利用率，增大工艺窗口。
[0007]为解决上述技术问题，根据本专利技术的第一个方面，提供了一种闪存存储器版图，包括多个有效区以及位于相邻有效区之间的连接区，所述闪存存储器版图包括：
[0008]有源区版图层，所述有源区版图层包括多个沿第一方向平行排列的有源区，所述有源区包括位于所述有效区内的有效有源区以及位于所述连接区内的虚拟有源区；
[0009]第一浮栅版图层，所述第一浮栅版图层包括多个沿第二方向平行排列的第一浮栅图形；
[0010]第二浮栅版图层，所述第二浮栅版图层包括多个沿第二方向平行排列的第二浮栅图形，所述第二浮栅图形两两相对设置于所述连接区两侧，且在每个所述连接区内，所述第二浮栅图形隔行设置于所述第一浮栅图形上，相邻的所述第一浮栅图形在不同的连接区内设置有所述第二浮栅图形；以及
[0011]控制栅接触孔版图层，所述控制栅接触孔版图层包括位于所述连接区内且沿所述
第二方向延伸的控制栅接触孔图形。
[0012]可选的，多个所述有源区呈直条形沿所述第一方向平行排列且沿所述第二方向延伸；多个所述第一浮栅图形呈直条形沿所述第二方向平行排列且沿所述第一方向延伸；所述第一方向与所述第二方向相互垂直。
[0013]可选的，所述第二浮栅图形在所述第二方向上呈直条形，且位于同一所述连接区内的同一侧的所述第二浮栅图形在所述第二方向上的延长线相重叠。
[0014]可选的，所述控制栅接触孔图形呈长条形沿所述第二方向延伸，所述控制栅接触孔图形与所述连接区内相对两侧的所述第二浮栅图形均部分重叠。
[0015]可选的，所述闪存存储器版图还包括边缘区，所述边缘区与所述有效区之间设置有所述连接区，所述连接区靠近所述边缘区的一侧的所述第二浮栅图形呈直条形且沿所述第二方向延伸。
[0016]可选的，所述连接区内设置有两个所述虚拟有源区。
[0017]可选的，每个所述有效区内的所述有效有源区的个数为128个。
[0018]为解决上述技术问题，根据本专利技术的第二个方面，还提供了一种闪存存储器的制作方法，采用如上所述的闪存存储器版图进行制作，所述制作方法包括：
[0019]提供衬底，所述衬底包括多个有效区以及位于相邻有效区之间的连接区；
[0020]在所述衬底上形成浮栅多晶硅层与控制栅多晶硅层；
[0021]利用第一掩膜版对所述控制栅多晶硅层进行图形化，所述第一掩膜版具有第二浮栅版图层；
[0022]利用第二掩膜版对所述控制栅多晶硅层与所述浮栅多晶硅层进行图形化，所述第二掩膜版具有第一浮栅版图层；以及
[0023]利用第三掩膜版对所述控制栅多晶硅层与所述浮栅多晶硅层进行图形化，形成控制栅与浮栅，所述第三掩膜版具有控制栅接触孔版图层；
[0024]其中，每条所述浮栅上设置有一组两条相隔离的所述控制栅，相邻的每组控制栅在不同的所述连接区被隔断，每组控制栅中的第一控制栅具有向上一组的第二控制栅延伸的连接块，第二控制栅具有向下一组的第一控制栅延伸的连接块，所述连接块上用于形成接触孔。
[0025]可选的，每组控制栅每隔一个连接区被隔断。
[0026]可选的，所述控制栅的长度包括256个有效有源区和2个虚拟有源区。
[0027]可选的，所述衬底还包括边缘区，所述边缘区与所述有效区之间设置有连接区，每条所述控制栅在靠近所述边缘区一侧的所述连接区内被隔断。
[0028]为解决上述技术问题，根据本专利技术的第三个方面，还提供了一种闪存存储器，采用如上所述的闪存存储器的制作方法制作而成。
[0029]综上所述，在本专利技术提供的闪存存储器版图、闪存存储器及其制作方法中，闪存存储器版图包括有源区版图层、第一浮栅版图层、第二浮栅版图层与控制栅接触孔版图层，所述有源区版图层包括多个沿第一方向平行排列的有源区，所述有源区包括位于所述有效区内的有效有源区以及位于所述连接区内的虚拟有源区，所述第一浮栅版图层包括多个沿第二方向平行排列的第一浮栅图形，所述第二浮栅版图层包括多个沿第二方向平行排列的第二浮栅图形，所述第二浮栅图形两两相对设置于所述连接区两侧，且在每个所述连接区内，
所述第二浮栅图形隔行设置于所述第一浮栅图形上，相邻的所述第一浮栅图形在不同的连接区内设置有所述第二浮栅图形，所述控制栅接触孔版图层包括位于所述连接区内且沿所述第二方向延伸的控制栅接触孔图形；本专利技术采用由上述版图层制作而成的掩膜版进行图形化最终形成浮栅与控制栅，每条所述浮栅上设置有一组两条相隔离的所述控制栅，相邻的每组控制栅在不同的所述连接区被隔断，每组控制栅中的第一控制栅具有向上一组的第二控制栅延伸的连接块，第二控制栅具有向下一组的第一控制栅延伸的连接块，所述连接块上用于形成接触孔，以将所述控制栅引出。与现有技术相比，本专利技术连接区面积缩小，存储单元有效面积的利用率提高，工艺窗口增大。并且由于连接区内为重复的有源区结构，不存在大块的浅沟槽隔离结构，使得有源区无需进行光学修正，也不存在负载效应，从而增加了工艺窗口。
[0030]进一步的，连接区内的第一浮栅图形不再为S形，无需考虑浮栅间隔较小造成的控制栅桥接，增大了工艺窗口。
[0031]进一步的，控制栅接触孔图形不再为小岛状，无需考虑接触孔形成在控制栅接触孔图形小本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种闪存存储器版图，包括多个有效区以及位于相邻有效区之间的连接区，其特征在于，所述闪存存储器版图包括：有源区版图层，所述有源区版图层包括多个沿第一方向平行排列的有源区，所述有源区包括位于所述有效区内的有效有源区以及位于所述连接区内的虚拟有源区；第一浮栅版图层，所述第一浮栅版图层包括多个沿第二方向平行排列的第一浮栅图形；第二浮栅版图层，所述第二浮栅版图层包括多个沿第二方向平行排列的第二浮栅图形，所述第二浮栅图形两两相对设置于所述连接区两侧，且在每个所述连接区内，所述第二浮栅图形隔行设置于所述第一浮栅图形上，相邻的所述第一浮栅图形在不同的连接区内设置有所述第二浮栅图形；以及控制栅接触孔版图层，所述控制栅接触孔版图层包括位于所述连接区内且沿所述第二方向延伸的控制栅接触孔图形。2.根据权利要求1所述的闪存存储器版图，其特征在于，多个所述有源区呈直条形沿所述第一方向平行排列且沿所述第二方向延伸；多个所述第一浮栅图形呈直条形沿所述第二方向平行排列且沿所述第一方向延伸；所述第一方向与所述第二方向相互垂直。3.根据权利要求2所述的闪存存储器版图，其特征在于，所述第二浮栅图形在所述第二方向上呈直条形，且位于同一所述连接区内的同一侧的所述第二浮栅图形在所述第二方向上的延长线相重叠。4.根据权利要求3所述的闪存存储器版图，其特征在于，所述控制栅接触孔图形呈长条形沿所述第二方向延伸，所述控制栅接触孔图形与所述连接区内相对两侧的所述第二浮栅图形均部分重叠。5.根据权利要求4所述的闪存存储器版图，其特征在于，所述闪存存储器版图还包括边缘区，所述边缘区与所述有效区之间设置有所述连接区，所述连接区靠近所述边缘区的一侧的所述第二浮栅图形呈直条形且沿所述第二方向延伸。6....

【专利技术属性】
技术研发人员：夏鹏，李冰寒，江红，高超，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：