用于总线验证的片上电路制造技术

本发明专利技术用于总线验证的片上电路描述了与验证总线关联的系统、方法、介质及其它实施例。一个示范系统实施例包括可操作地可连接到总线（５９０）的集成电路（５００），总线（５９０）可连接到配置成把一个或多个电信号驱动到总线（５９０）上的外部装置（５８０）。集成电路（５００）可包括配置成接收来自总线（５９０）的电信号的测试序列的第一逻辑部件（５２０）、配置成产生与电信号的测试序列相关的电信号的校验序列的第二逻辑部件（５４０）、以及可操作地连接到第一逻辑部件（５２０）和第二逻辑部件（５４０）的比较逻辑部件（５５０）。比较逻辑部件（５５０）可配置成至少部分根据比较测试序列与校验序列来确定总线（５９０）是否正确地传送数据。

【技术实现步骤摘要】

本专利技术涉及集成电路，更具体地说，涉及用于总线验证的片上电路。
技术介绍
调试、验证和/或训练集成电路之间和/或之内的总线连接在传统 上一直很困难。虽然有工具来确定是否存在与总线通路关联的短路或 开路，但是这些工具通常是不适合实速总线验证的静态工具。虽然短 路在任何速度都是短路，但是其它电气问题可能只在极高速度出现。与总线验证关联的一些传统工具可采用传统技术、如ECC(检错 和纠错)或奇偶校验来检测总线错误。在检测到错误时，这些工具可 产生HPMC(高优先级机器校验)。虽然事后故障转储数据可能是可得 到的，但是这种数据可能价值有限。例如，数据可能没有与检测它时 所在的周期关联，可能没有标识导致崩溃状况的事件，可能不便于触 发临时有意义的测试事件，等等。另外，这些工具以传统方式设计用 于运行时检错、包容等。传统的总线验证工具和技术可能依靠与总线关联的现有协议。但 是，采用这类协议若完全有可能、也难以产生感兴趣的测试模式以及 在已知和/或可预测时间以已知和/或可预测序列将其发送，以便于与 例如监测示波器之类的其它动作协调。因此，这些传统工具可能受到 芯片/总线组合可能产生的正常代码的制约。另外，这些传统工具可 能仅依靠例如电压、温度和频率之类的变化参数等的技术来验证总 线。同样，虽然这可能提供某种数据，但没有取得严格的实速电气验 证。许多传统总线验证工具要求要由总线连接的集成电路在进行总 线验证之前基本完成。这产生与连续发展相关的鸡和蛋问题。因此， 集成电路研制、固件开发以及总线验证可能密切关联，产生前后紧接 的连续发展情况。传统工具可能还需要例如与示波器或协议分析器关联的那些电 气探测器的物理连接。随着不断增加的芯片密度和电路密度以及相应 地不断减小的迹线、通路和布线尺寸，这类物理连接变得更为困难。另外，传统工具可能不产生严格得足以评估与符号间干扰(ISI) 等关联的问题的条件。作为举例说明，驱动到总线线路上的数据的历 史可能影响那个线路上将来数据符号的定时。但是，这些影响可能仅 出现在某些较高频率上，因为这些影响可能取决于例如线路几何尺 寸、线路长度、线路电阻、线路电容等等。作为进一步举例说明，传 统工具可能无法创建例如饱和总线通信量情况之类的条件。另外，由 于复杂的总线协议，即使可能曾创建某种条件，也可能难以根据需求 可靠地重建该条件以帮助验证和诊断。一些工具甚至帮助提供小的码模式以便于边界扫描。例如，IEEE 1149.1标准描述联合测试行动组(JTAG)提供的边界扫描协议。但是， 这种边界扫描本质上是静态(dc)测试。另外，与这种类型的边界扫描 关联的串行体系结构未推动实速电气-验证。
技术实现思路
根据本专利技术的一个方面，提供一种系统，包括第一电路，可操作地连接到要电气验证的总线，所述第一电路包 括第一逻辑部件，配置成有选择地产生可^皮驱动到所述总线上的电 信号的测试序列；第二逻辑部件，配置成产生可被驱动到所述总线上 的一个或多个总线协议信号；总线接口逻辑部件，可操作地连接到第 一逻辑部件和第二逻辑部件，所述总线接口逻辑部件配置成把所述测 试序列和所述总线协议信号驱动到所述总线上；以及测试逻辑部件，可操作地连接到第 一逻辑部件、第二逻辑部件和所述总线接口逻辑部 件中的一个或多个，所述测试逻辑部件配置成控制第 一 电路选择把所 述总线协议信号和所述测试序列中的哪一个驱动到所述总线上；以及第二电路，可操作地连接到所述总线，所述第二电路包括第三 逻辑部件，配置成从所述总线接收把所述测试序列驱动到所述总线上的所述总线接口逻辑部件所产生的电序列的所接收序列；第四逻辑部 件，配置成产生与所述测试序列相关的电信号的校验序列；以及总线 检验逻辑部件，可操作地连接到第三逻辑部件和第四逻辑部件，所述 总线检验逻辑部件配置成至少部分根据比较所述所接收序列与所述 校验序列来确定所述总线是否正确地传送数字数据。根据本专利技术的另一方面，提供一种操作总线验证系统的方法，包 括控制驱动器进入就绪状态，所述驱动器在可操作地连接到要由所 述总线验证系统测试的总线的第一电路中实现；控制接收器进入校验 状态，所述接收器在可操作地连接到所述总线的第二电路中实现，所 述接收器配置成产生电信号的笫一序列；控制所述驱动器进入生成状 态，其中电信号的第二序列被驱动到所述总线上；以及至少部分根据 所述接收器比较第 一序列与响应被驱动到所述总线上的第二序列而 接收的一个或多个电信号，电气验证所述总线。附图说明结合在说明中并且构成其部分的附图说明各种示例系统、方法 等，它们说明本专利技术的各方面的各种示例实施例。可以理解，图中所 示元件边界(例如块、块組或其它形状)表示边界的一个实例。本领域 的技术人员会理解， 一个元件可祐:i殳计成多个元件，或者多个元件可 被设计成一个元件。在一些实例中，表示为另一个元件的内部组件的 某个元件可作为外部组件来实现，反之亦然。此外，元件可能未按比 例绘制。图l说明一个示例片上总线验证系统。图2说明另 一个示例片上总线验证系统。图3说明配置了片上总线验证系统的一部分的集成电路。 图4说明配置了与外部装置交互的示例片上总线验证系统的集 成电路。图5说明配置了与另一个外部装置交互的示例片上总线验证系统的集成电路。图6是片上总线验证系统的一部分的简化电路图。图7是片上总线验证系统的一部分的简化电路图。图8说明与片上总线验证系统关联的一种示例方法。图9说明本文所述的示例系统及方法在其中可工作的一个示例计算环境。图10说明本文所述的示例系统及方法在其中可工作的一个示例 成像装置。具体实施例方式验证的设计是频繁受到时间和资源限制的经常被忽略的领域。但 是，提供帮助与总线协议的可用性无关地检查总线的电气特性的自动 片上工具有助于分离芯片和总线开发。因此，本文所述的示例系统和 方法涉及制作成帮助在电气上实速验证总线的集成电路的自动工具。 示例系统及方法可制作成单个集成电路和/或两个或两个以上集成电 路，因而可能不需要例如示波器或协议分析器之类的附加外部硬件来 电气验证总线。虽然可能不需要外部硬件，但是示例系统及方法可帮 助向外部硬件提供信号，以便于协调验证活动。类似地，示例系统及 方法可帮助获取与总线验证关联的数据，以便帮助根据需求的重复 性、外部分析等。虽然本文中描述"总线验证"，但是要理解， 一些 示例系统及方法可应用于其它领域，例如生产测试。示例系统及方法可帮助产生影响总线线路之间的串扰、总线线路 之间的干扰、与总线关联的电源的电流瞬变、与总线关联的芯片中的接地跳动、总线线路中的谐振、饱和总线通信量状况、衰减、端接失 配、PCB加工漂移等的电气条件。这些条件可产生导致通过遭遇这些 条件的总线传送的数据中的可观察数字数据错误的影响。训练这些和 /或其它电气特性有助于端到端训练总线通路，在其中，通路可包括 例如焊盘、迹线、介入缓冲器和寄存器芯片等元件。这些特性和通路 可在对于组件有意义的速度(例如实际总线时钟速度)来训练，而不要 求通过总线连接的电路和/或集成电路经过测试为百分之百可工作 的。示例系统及方法可采用独立于与被验证总线关联的系统的其余 部分或者与总线关联的任何单个集成电路的功能性的专用电路。专用 电路帮助动态产生和本文档来自技高网...

【技术保护点】
一种集成电路，包括：　总线；以及　测试电路，能够在总线上产生多种不同类型的电子测试信号序列，所述多种类型是下列各项中的至少两项：伪随机序列、步行式一序列、步行式零序列、交替全一序列、交替全零序列、交替ＡＡ序列和交替５５序列。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：CJ陈，DA谢尔洛克，JJ德赛，
申请(专利权)人：惠普开发有限公司，
类型：发明
国别省市：US[美国]