存储电路及用于存储电路的追踪电路制造技术

本发明专利技术提供一种存储电路及用于存储电路的追踪电路。追踪电路耦接于控制电路与感测放大器之间，藉由迟延周期延迟控制电路产生的字线脉冲信号，产生第一使能信号并使能感测放大器，以侦测存储单元阵列输出的数据位。一实施例中，追踪电路包含多个虚拟单元，至少一个虚拟单元包含级联于虚拟位线与接地电压之间的多个级联晶体管，当字线脉冲信号被使能时，多个级联晶体管用以下拉虚拟位线的电压；虚拟位线耦接于多个虚拟单元与反向器之间；反向器反向虚拟位线的电压以产生第一使能信号。利用本发明专利技术能够避免因延迟失配导致的存储电路性能降级，降低电力消耗，且本发明专利技术虚拟单元晶体管可采用标准阈值电压晶体管实现，降低了实现成本。

【技术实现步骤摘要】

本专利技术是有关于一种存储电路，更具体地，是关于使用感测放大器(senseamplifiers)的存储电路。
技术介绍
存储电路包含储存多个数据位的存储单元，当读取存储单元时，存储电路的控制电路使能耦接于存储单元阵列的字线(WordLine， WL)，并由该字线触发的存储单元阵列读取数据位至位线(bitline)。然而，存储单元阵列(memory cell array)驱动存储电路的输出电压的能力较差，因此，使用感测放大器(sense amplifier)来侦测于位线上读取的数据位，并根据读取的数据位产生输出信号。 请参阅图1，图示为存储电路的字线WL，位线BL以及第一使能信号SAE的电压变化示意图。首先控制电路于t。时刻提升字线WL的电压至高电平，以启动存储单元阵列的读取。然后，存储单元阵列输出数据位至位线BL。当读取的数据位为"l"时，位线BL的电压维持在高电平102。当读取的数据位为"O"时，存储单元阵列降低位线BL的电压至低电平，如标示104所示。高电平102与降电平的差值M作为读取裕量(read margin)，亦称感领lj裕量(sensing margin)。 如果t。时刻与^时刻之间的延迟时间TD不够长，则读取裕量M有可能小于感测放大器的分辨率(resolution)，然后感测放大器会将输出数据位"0"错误地识别为数据位"l"，从而导致存储电路读取错误。当延长延迟时间TD来增加读取裕量M，以保证感测放大器数据侦测的准确度时，便增加了存储电路的存取时间。因此，必须适当决定延迟时间和读取裕量。 请参阅图2，图示为感测放大器220于存储电路200中的电路示意图。感测放大器220包含两个PMOS晶体管228和230，以及三个NMOS晶体管222， 224和226。在字线被使能前，预充电荷信号PRE导通晶体管202和204，以使节点206和208的电压充电至高电压V,然后，字线被使能以触发存储单元阵列来输出数据至位线BL和位线列(bit line bar)BLB。之后，信号pgB导通晶体管212和214以将位线BL和位线列BLB上的数据输入至节点206和208。然后，第一使能信号SAE被使能以导通NMOS晶体管226，从而使能感测放大器220以侦测节点206与208的数据位。 请参阅图3A，图示为感测放大器的偏置电压(offset voltage)的概率分布，以及在较高供应电压1. 2V之下的存储单元电流影响的位线的电压的概率分布。图中实线P_sa所示为感测放大器的偏置电压的概率分布，虚线P—cell所示为受存储单元电流影响的位线的电压的概率分布。两概率分布的重迭部分將导致感测放大器的读取错误。若两概率分布具有重迭部分，则重迭部分表示存储单元阵列的单元电流已产生位线电压，而感测放大器无法侦测得到位线电压，从而导致感测放大器读取错误。换言之，读取错误的出现概率等于图3A所示两概率分布函数的巻积。 当供应至存储电路的电压源V。D的电压降低时，存储电路的存储单元产生的单元5电流减小，从而减小位线的读取裕量，并对感测放大器产生的输出数据的准确度产生负面 影响。请参阅图3B，图中实线P_sa和虚线P_cell分别为感测放大器的偏置电压的概率分 布以及在较低供应电压0.72V之下的存储单元电流影响的位线的电压的概率分布。图3B 所示两概率分布的重迭部分较图3A所示扩大了。由于读取错误的出现概率等于两概率分 布函数的巻积，所以，图3B中读取错误的出现概率因供应电压电平的降低而增加。因此，当 供应至存储电路的电压源的电压电平降低时，感测放大器可侦测错误数据位，从而产生错 误输出信号。 请参阅图4，图示为产生第一使能信号SAE的传统追踪电路400的框图。追踪电路 400包含多个反向器(inverter)402，404，406和与门(AND gate)408。反向器402，404和 406顺序反向(invert)字线WL的电压。反向器402， 404和406中的每一个将字线WL上的 信号延迟一个短周期(period)。之后，与门408对字线的电压与反向器406输出的反向电 压执行与操作，以得到第一使能信号SAE。 为响应不同主机系统应用，可改变存储电路的操作电压。当主机系统的应用数据 处理负担较重时，可提高供应至存储电路的电压源的电压电平以期较好的性能。当主机系 统的应用数据处理负担较轻时，可降低供应至存储电路的电压源的电压电平以减少电力消 耗。当电压源的电压电平降低时，由于存储单元阵列包含多个由晶体管组成的单元(cell), 单元电流(cell current)因电压源的电压电平的降低而减小，且存储单元阵列驱动位线上 的电压的能力较弱，因此，当供应电压电平降低时，追踪电路应以一更长周期延迟字线的电 压，以产生第一使能信号SAE，从而允许存储单元阵列有更长的时间周期来使位线放电。然 而，追踪电路400由逻辑门组成，且追踪电路400不能依据不同的供应电压电平调整迟延周 期TD。因此，当供应至存储电路的电压源的电压电平降低时，传统追踪电路400产生第一使 能信号SAE来触发感测放大器，以产生输出信号，该输出信号的准确性较低。 请参阅图5A，图示为产生第一使能信号SAE的另一传统追踪电路500的框图。追 踪电路500包含多个虚拟单元502 510以及反向器520。多个虚拟单元502 510中的 每一个都具有相似结构，如图5B所示的虚拟单元550。虚拟单元550包含两个反向器556 和558，以及两个高阈值电压的NMOS晶体管552和554，且虚拟单元550储存数据位"O"。 因此，节点562具有逻辑低电压以及节点564具有逻辑高电压。当字线WL被使能时，NMOS 晶体管552和554导通，耦接节点562至虚拟位线DMY_BL，并耦接节点564至虚拟位线列 DMY_BLB。因此，当字线WL被使能时，如图5A所示的虚拟位线DMY_BL藉由虚拟单元502 510逐渐降低至逻辑低电平。之后，反向器520反向虚拟位线DMY—BL的电压，以得到第一使 能信号SAE。由于虚拟单元502 510的电压驱动能力较差，与字线的电压相比，第一使能 信号SAE有延迟。 多个虚拟单元502 510由高阈值电压的晶体管组成，然而，后续延迟路径中的 逻辑单元，如反向器520，由具有标准阈值电压的晶体管组成。由于流经晶体管的电流I与 (vDD-vT)2成比例，其中，V。。为供应电压，、为该晶体管的阈值电压。当供应电压VDD降低时， 流经高阈值电压的晶体管的电流I比标准阈值电压的晶体管减小得多，从而导致较大的信 号延迟。换言之，即使虚拟单元502 510由高阈值电压的晶体管组成，当供应至追踪电路 500及存储单元阵列的电压源的电压电平降低时，由于标准阈值电压组件的存在，将引起追 踪电路500及存储单元阵列之间的延迟失配(delay mismatch)，以及整个存储电路的性能降级(degraded)。因此，需要一种解决上述缺陷的存储电路的追踪电路。
技术实现思路
有鉴于此，为在较低的电力消耗条件下解决延迟失配导致的存储电路性能降级的 问题，本专利技术提供一种存储电路及用于存储电路的追踪电路。 本专利技术提供一种存储电路，包含控制电路，使能字线脉冲信号本文档来自技高网...

【技术保护点】
一种存储电路，其特征在于，包含：控制电路，使能字线脉冲信号以启动存储单元阵列的读取；字线驱动器，根据所述字线脉冲信号使能字线以触发所述存储单元阵列；所述存储单元阵列，于存储单元中读取数据位，并输出所述数据位至位线，其中，所述存储单元由已使能的所述字线定位；追踪电路，根据一迟延周期来延迟所述字线脉冲信号以产生第一使能信号；以及感测放大器，用于当所述第一使能信号被使能时，侦测所述位线上的所述数据位以产生输出信号，其中，所述追踪电路包含多个虚拟单元，虚拟位线，以及反向器，所述多个虚拟单元中的至少一个包含级联于所述虚拟位线及接地电压之间的多个级联晶体管，当所述字线脉冲信号被使能时，所述多个级联晶体管用以下拉所述虚拟位线的电压，且所述反向器反向所述虚拟位线的电压以产生所述第一使能信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员：王嘉维，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]