为了提供新颖的非易失性锁存电路和使用该非易失性锁存电路的半导体器件，非易失性锁存电路包括：具有环形结构的锁存部分，其中第一元件的输出电连接至第二元件的输入，且第二元件的输出电连接至第一元件的输入；以及用于保持该锁存部分的数据的数据保持部分。在数据保持部分中，使用用氧化物半导体作为用于形成沟道形成区的半导体材料的晶体管作为开关元件。此外，包括了电连接至晶体管的源电极或漏电极的反相器。使用该晶体管，被保持在锁存部分中的数据可被写入反相器的栅极电容器或被独立提供的电容器。
【技术实现步骤摘要】
【国外来华专利技术】
此处公开的本专利技术涉及其中即使在电源关闭后存储数据的逻辑状态也不被擦除的非易失性逻辑电路，以及使用该非易失性逻辑电路的半导体器件。特定地，此处公开的本专利技术涉及非易失性锁存电路以及使用该非易失性锁存电路的半导体器件。
技术介绍
已经提出了其中集成有非易失性逻辑的集成电路，其中，向逻辑电路施加了 “非易失性”特征，有此特征后，即使电源被关闭时数据也不被擦除。例如，使用铁电元件的非易失性锁存电路已经被提出作为非易失性逻辑(见专利文献I)。 [參考文献][专利文献]PCT 国际公开 No. 2003/044953本专利技术的公开内容然而，使用铁电元件的非易失性锁存电路在重新写入次数和电压减少的可靠性方面有问题。此外，铁电元件由施加至元件的电场所极化，且通过剩余极化来存储数据。然而，当剩余极化较小时，可产生如下问题变化的影响变得较大，且需要高准确度的读取电路。鉴于上述问题，本专利技术的实施例的目的在于提供新颖的非易失性锁存电路以及使用该非易失性锁存电路的半导体器件。根据本专利技术的一个实施例的非易失性锁存电路包括具有环形结构的锁存部分，其中第一元件的输出电连接至第二元件的输入，且第二元件的输出电连接至第一元件的输入；以及用于保持该锁存部分的数据的数据保持部分。在数据保持部分中，使用用氧化物半导体作为用于形成沟道形成区的半导体材料的晶体管作为开关元件。此外，数据保持部分包括反相器，其电连接至晶体管的源电极或漏电极。使用该晶体管，被保持在锁存部分中的数据可被写入反相器的栅极电容器或被分开制备的电容器。进ー步，使用该晶体管，可保持被写入反相器的栅极电容器或被分开制备的电容器中的数据。換言之，根据本专利技术的一个实施例的非易失性锁存电路包括锁存部分和用于保持锁存部分的数据的数据保持部分。数据保持部分包括晶体管和反相器。晶体管的沟道形成区包括氧化物半导体层。晶体管的源电极和漏电极中的一个电连接至被提供有输出信号的引线，晶体管的源电极和漏电极中的另ー个电连接至反相器的输入，且反相器的输出电连接至被提供有输入信号的引线。在上述非易失性锁存电路中，数据保持部分除了晶体管和反相器之外，可包括电容器。可使用该电容器用于写入和保持在锁存部分中所保持的数据。电容器的电极中的一个可被使用为电连接至晶体管的源电极和漏电极中另的ー个。在上述非易失性锁存电路中，锁存部分包括第一元件和第二元件，且具有环形结构，其中第一元件的输出电连接至第二元件的输入，且第二元件的输出电连接至第一元件的输入。此外，第一元件的输入电连接至被提供有输入信号的引线，且第一元件的输出电连接至被提供有输出信号的引线。例如，反相器可用于第一元件和第二元件的每ー个。可选地，例如，NAND可用于第一元件，且钟控反相器可用于第二元件。在上述非易失性锁存电路中，晶体管具有将保持在锁存部分中的数据写入数据保持部分中的反相器的栅极电容器或被分开制备的电容器中的功能。此外，晶体管具有保持被写入数据保持部分中的反相器的栅极电容器或被分开制备的电容器中的数据的功能。在上述非易失性锁存电路中，使用包含用于沟道形成区的氧化物半导体层(用氧化物半导体材料形成)的晶体管，即使在例如元件沟道宽度W为1Χ104μπι且沟道长度L为3ym的情况下，可获得如下特性常温下截止态电流为小于或等于1X10_13A;且子阈值摆幅(S值)为约O. lV/dec.(栅绝缘膜IOOnm厚度)。因此，漏电流，即，在其中栅和漏电极之间的电压为约O的状态的截止态电流，远小于使用硅的晶体管的漏电流。相应地，使用包含用于沟道形成区的氧化物半导体层的晶体管，其用作开关元件，即使在对于锁存电路的电源电压的供给被停止之后，数据存储部分的电容器中累积的电荷也可没有任何变化地保持存储。換言之，可没有任何变化地保持被写入数据保持部分中的数据。另外，在对锁存电路的电源电压的供给再被开始之后，可读取被保持在数据保持部分中的数据。相应地，逻辑 状态可被恢复为电源电压的供给停止之前的逻辑状态。进ー步，在温度特性中，即使在高温下，截止态电流可足够低且导通状态电流可足够高。例如，在-25° C到150° C范围内获取数据作为晶体管的Ve-I11特性，其截止态电流、导通状态电流、迁移率、以及S值具有低的温度依赖性。以此方式，本专利技术的实施例提供具有宽操作温度范围且即使在高温也可稳定地操作的非易失性锁存电路，且其中即使在电源被关闭之后存储数据的逻辑状态也不被擦除。在上述非易失性锁存电路中，可通过使用该非易失性锁存电路而提供各种逻辑电路。此外，可提供使用该逻辑电路的各种半导体器件。例如，在逻辑电路的多个电路块中，可停止对于ー个或多个未被使用的电路块的电源电压的供给。使用该非易失性锁存电路，即使在对于电路块的电源电压的供给被停止之后，电路块的逻辑状态可被保持存储。另外，在对于电路块的电源电压的供给再启动后，该被存储的逻辑状态可被读取。相应地，可将逻辑状态恢复为电源电压的供给停止之前的逻辑状态。在上述非易失性锁存电路中，可使用下述材料中的任意作为氧化物半导体层In-Ga-Zn-O 基材料；In-Sn-O 基材料；In-Sn-Zn-O 基材料；In-Al-Zn-O 基材料；Sn-Ga-Zn-O基材料；Al-Ga-Zn-0基材料；Sn-Al_Zn-0基材料；In-Zn-O基金属氧化物；Sn-Zn_0基材料；Al-Zn-O基材料；Ιη-0基材料；Sn-O基材料；以及Zn-O基材料。此外，该氧化物半导体层可包括铟、镓以及锌。另外，氧化物半导体层中的氢浓度可被设置为小于或等于5X1019/cm3，优选地小于或等于5 X IO1Vcm3,更优选地小于或等于5 X IO1Vcm3,进ー步优选地，小于或等于IX IOlfVcm3，且甚至更优选地，小于lX1016/cm3。进ー步，氧化物半导体层中的载流子浓度可被设置为小于I X IO1Vcm3，优选地，小于I XlO1Vcm3,更优选地，小于IXlO1Vcm30进一歩，晶体管的常温下截止态电流可被设置为小于或等于I X 10_13A。在上述非易失性锁存电路中，使用氧化物半导体的晶体管可以是底栅型、顶栅型、底接触型、或顶接触型。底栅晶体管至少包括位于绝缘表面上的栅电极；位于栅电极上的栅绝缘膜；以及位于栅电极上的将成为沟道形成区的氧化物半导体层，栅绝缘膜夹在二者之间。顶栅晶体管ー个包括位于绝缘表面上将成为沟道形成区的氧化物半导体层；位于该氧化物半导体层上的栅绝缘膜；以及位于氧化物半导体层上的栅电极，栅绝缘膜夹在ニ者之间。底接触晶体管包括位于源电极和漏电极上的将成为沟道形成区的氧化物半导体层。顶接触晶体管包括位于将成为沟道形成区的氧化物半导体层上的源电极和漏电极。注意在本说明书等中，诸如“之上”和“之下”之类的术语并不必须分别表示在组件之间的物理关系的描述中的“直接地之上”和“直接地之下”。例如，表达“位于栅绝缘层之上的栅电扱”可意味着这样的情况栅绝缘层和栅电极之间有附加组件。术语“之上”和“之上”仅被用于解释的便利，且它们可被互換，除非有其他規定。在本说明书等中，术语“电极”或“引线”不限制组件的功能。例如，可使用“电极”作为部分的“引线”，且可使用“引线”作为部分的“电扱”。此外，例如，术语“电极”或“引线”还可表示多个“电极”和“本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】2009.11.20 JP 2009-2657381.一种非易失性锁存电路，包括 锁存部分；以及 用于保持所述锁存部分的数据的数据保持部分， 所述锁存部分包括 第一元件；以及 第二元件， 其中所述第一元件的输出电连接至所述第二元件的输入，且所述第二元件的输出电连接至所述第一元件的输入，且 其中，所述第一元件的输入电连接至被提供有输入信号的引线，且所述第一元件的输出电连接至被提供有输出信号的引线， 所述数据保持部分包括 晶体管；以及 反相器， 其中所述晶体管的沟道形成区包括氧化物半导体层，且 其中所述晶体管的源电极和漏电极中的一个电连接至被提供有所述输出信号的所述引线，所述晶体管的所述源电极和漏电极中的另ー个电连接至所述反相器的输入，且所述反相器的输出电连接至被提供有所述输入信号的所述弓I线。2.如权利要求I所述的非易失性锁存电路，其特征在于，所述氧化物半导体层包括铟、镓和锌。3.如权利要求I所述的非易失性锁存电路，其特征在于，所述晶体管控制数据写入所述反相器的栅极电容器。4.如权利要求I所述的非易失性锁存电路，其特征在于，所述晶体管具有保持所述反相器的栅极电容器中的数据的功能。5.如权利要求I所述的非易失性锁存电路，其特征在于，所述第一元件是NAND，且所述第二元件是钟控反相器。6.—种非易失性锁存电路,包括 锁存部分；以及 用于保持所述锁存部分的数据的数据保持部分， 所述锁存部分包括 第一元件；以及 第二元件， 其中所述第一元件的输出电连接至所述第二元件的输入，且所述第二元件的输出电连接至所述第一元件的输入，且 其中，所述第一元件的输入电连接至被提供有输入信号的引线，且所述第一元件的输出电连接至被提供有输出信号的引线， 所述数据保持部分包括 晶体管， 电容器；以及 反相器，其中所述晶体管的沟道形成区包括氧化物半导体层，且 其中所述晶体管的源电极和漏电极中的一个电连接至被提供有所述输出信号的所述引线，所述晶体管的所述源电极和漏电极中的另ー个电连接至所述电容器的电极中的ー个和所述反相器的输入，且所述反相器的输出电连接至被提供有所述输入信号的所述引线。7.如权利要求6所述的非易失性锁存电路，其特征在于，所述氧化物半导体层包括铟、镓和锌。8.如权利要求6所述的非易失性锁存电路，其特征在干，所述晶体管控制数据写入所述反相器的栅极电容器。9.如权利要求6所述的非易失性锁存电路，其特征在于，所述晶体管具有保持所述反相器的栅极电容器中的数据的功能。10.如权利要求6所述的非易失性锁存电路，其特征在于，所述晶体管控制数据写入所述电容器。11.如权利要求6所述的非易失性锁存电路，其特征在于，所述晶体管具有保持所述电容器中的数据的功能。12...
【专利技术属性】
技术研发人员：加藤清，小山润，
申请(专利权)人：株式会社半导体能源研究所，
类型：发明
国别省市：
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