半导体集成电路器件及其工作方法技术

本发明专利技术提供一种半导体集成电路器件，其包括多条字线（ｗｌ［０］～）、多条位线（ｂｔ［０］、ｂｂ［０］～）、多个常规存储单元（ＭＥＭＣＥＬＬ）、存取控制电路（ＷＤ、ＣＴＲＬ）、多个读出放大器（ＳＡ）、第一和第二复制位线（ｒｐｌｂｔ［０］、［１］）、第一和第二复制存储单元（ＲＰＬＣＥＬＬ）、第一和第二逻辑电路（ＩＮＶ０、１）。分别在第一和第二复制位线上连接第一和第二复制存储单元，在第一和第二复制位线（ｒｐｌｂｔ［０］、［１］）上分别连接第一和第二逻辑电路（ＩＮＶ０、１）的输入，从第二逻辑电路的输出生成读出放大器使能信号（ｓａｅ），该信号（ｓａｅ）被提供给多个读出放大器（ＳＡ）。即使使用了复制位线的存储器的存储容量大容量化，也能减少读出放大器使能信号的生成定时的变化。

【技术实现步骤摘要】

本专利技术涉及，尤其涉及有益于即使使用了复制 位线(RBL)的内置半导体存储器的存储容量大容量化也能减少读出放大器使能信号的生 成定时变化的技术。
技术介绍
为使内置于半导体集成电路器件中的SRAM(静态随机存取存储器)进行高速、低 功耗的读出，使用微小振幅位线(BL)和时钟控制式读出放大器。但是，为了进行高速且可 靠的工作，读出放大器使能(SAE)信号必须跟踪微小振幅位线(BL)的全局且局部的工序、 电压以及温度(PVT)的延迟变化。如果在差动位线信号超过读出放大器偏移之前读出放大 器使能(SAE)信号被激活，则读出放大器输出产生读出错误。相反，如果读出放大器使能 (SAE)信号的激活过迟，则会不必要地增加存取时间和功耗。 下述非专利文献1中记载了如下内容对于全局(PVT)偏斜(skew)，复制位线 (RBL)与简单的缓冲链相比，良好地跟踪位线(BL)的延迟，所以在SRAM中使用复制位线 (RBL)来设定读出放大器使能(SAE)信号的自定时。该SRAM在字解码器和读出放大器之 间配置有复制字线(RWL)、复制存储单元、复制位线(RBL)、虚设存储单元以及反相器。在读 出工作中响应本文档来自技高网...

【技术保护点】
一种半导体集成电路器件，其包括：在行方向上大致平行配置的多条字线；在列方向上大致平行配置的多条位线；与上述多条字线和上述多条位线相连接的多个常规存储单元；能够响应地址信号来选择上述多条字线中的任意一条字线的存取控制电路；以及与上述多条位线相连接的多个读出放大器，其特征在于，上述半导体集成电路器件还包括第一复制位线、第二复制位线、第一复制存储单元、第二复制存储单元、第一逻辑电路以及第二逻辑电路，上述第一复制位线上连接有上述第一复制存储单元，上述第二复制位线上连接有上述第二复制存储单元，上述第一复制位线上连接有上述第一逻辑电路的输入端子，上述第一逻辑电路的输出端子与上述第二复制位线相连接，上述第二...

【技术特征摘要】
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【专利技术属性】
技术研发人员：小松成亘，山冈雅直，前田德章，森本薰夫，岛崎靖久，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]