可控制电源线与/或接地线的电位电平的半导体存储装置制造方法及图纸

通过将电平控制信号（／ＣＳ［０］、／ＣＳ［１］）共同设于Ｈ电平并将电源线（ＶＭ［０］、ＶＭ［１］）的电位共同设为低于电源电位（ＶＤＤ），能够大幅度减少存储单元阵列（１１０Ａ）的等待时和写入动作时的栅漏电流。并且，通过将电平控制信号（／ＣＳ［０］、／ＣＳ［１］）分别设定于Ｌ电平、Ｈ电平并只将电源线（ＶＭ［１］）的电位设为低于电源电位（ＶＤＤ），能够减少存储单元阵列（１１０Ａ）读出动作时的电力消耗。

【技术实现步骤摘要】

本专利技术涉及半导体存储装置，具体涉及能够不执行刷新动作的保持存储数据的半导体存储装置。
技术介绍
半导体存储装置，特别是SRAM(StaticRandomAccessMemory静态随机存取存储器)，例如通过控制构成存储单元的晶体管的源极电位，抑制流过源漏间的漏电流，可以实现电力消耗的降低。特开平9-73784号公报所记载的传统的半导体存储装置(半导体装置)，在工作时将源极电位设定得和衬底电位相等来维持读出速度，等待时将源极的绝对电位设定得高于衬底电位来减少漏电流。然而，特开平9-73784号公报所记载传统的半导体存储装置，具有降低等待时的漏电流的效果，但是为了减少工作时的漏电流，不能期待降低工作时的电力消耗。半导体存储装置工作时的电力消耗，一般是位线等的充放电电流导致的电力消耗与漏电流导致的电力消耗之和。迄今为止，位线等的充放电电流导致的电力消耗占大半，不过随着半导体存储装置的高速化而阈值设定得很低时，工作时的漏电流导致的电力消耗也成了不可忽视的部分。特开2002-288984号公报所记载的传统的半导体存储装置(半导体集成电路)，在读出动作中将选中的存储单元行的源极电位设定得等于衬底电位，而将非选中存储单元行的源极绝对电位设定得高于衬底电位，从而降低漏电流。特开2002-288984号公报所记载的传统的半导体存储装置，即使在工作时也能抑制选中的存储单元以外的存储单元的漏电流。例如，构成512行、512列的存储单元阵列的半导体存储装置中，一行中有512个选中的存储单元，因此总体的漏电流的增加部分的1/512被抑制。在上述技术文献所记载的传统的半导体存储装置中，通过控制源极电位来抑制流过源漏间的漏电流，可以实现降低电力消耗的目的。但是，在这些半导体存储装置中，不能使作为工作时电力消耗的主要因素之一的位线等的充放电电流导致的电力消耗降低。并且，上述技术文献所记载的传统的半导体存储装置中，只公开了由6个晶体管构成的单端口存储单元，没有涉及设有读出专用位线的多端口存储单元示例中的电力消耗降低的问题。另外，上述技术文献所记载的传统的半导体存储装置中，只考虑的了截止的晶体管中的源漏间漏电流，没有对伴随栅绝缘膜的薄膜化而变得显著的栅漏电流的影响采取对策。
技术实现思路
本专利技术的目的在于提供这样的半导体存储装置，该装置能够使因位线等的充放电电流导致的电力消耗降低，并使非选中列上的存储单元的栅漏电流导致的电力消耗降低。本专利技术一个方面的半导体存储装置中设有行列状配置的多个存储单元，对应于多个存储单元中的各存储单元分别设置的多条写入字线。多个存储单元中的各存储单元包含保持数据的数据存储部，向数据存储部写入数据的数据写入部，以及设有从数据存储部读出数据的读出位线的数据读出部。数据存储部中有共同与对应于所述多个存储单元的各列配置的电源线连接的第一与第二倒相器电路。并且，还设有电源线电平控制电路，该电路按照每列设定的电平控制信号，将电源线的电位电平控制在电源电位或低于电源电位的预定的电位电平上。本专利技术另一方面的半导体存储装置中设有行列状配置的多个存储单元，对应于多个存储单元中的各存储单元分别设置的多条写入字线。多个存储单元中的各存储单元包含保持数据的数据存储部，向数据存储部写入数据的数据写入部，以及设有从数据存储部读出数据的读出位线的数据读出部。数据存储部中有连接于对应于多个存储单元各自的列配置的第一电源线的第一倒相器电路，以及连接于对应于多个存储单元各自的列配置的第二电源线的第二倒相器电路。并且，还设有电源线电平控制电路，该电路按照每列设定的电平控制信号，将第二电源线的电位电平每列控制在电源电位或低于电源电位的预定的电位电平上。本专利技术又一方面的半导体存储装置中设有行列状配置的多个存储单元，对应于多个存储单元中的各存储单元分别设置的多条写入字线。多个存储单元中的各存储单元包含保持数据的数据存储部，向数据存储部写入数据的数据写入部，以及设有从数据存储部读出数据的读出位线的数据读出部。数据存储部中有按照每列设定的电平控制信号，在电源电位或低于电源电位的预定的电位电平上工作的第一倒相器电路，以及在预定的电位电平上工作的第二倒相器电路。本专利技术又一方面的半导体存储装置中设有行列状配置的多个存储单元，对应于多个存储单元中的各存储单元分别设置的多条写入字线。多个存储单元中的各存储单元包含保持数据的数据存储部，向数据存储部写入数据的数据写入部，以及设有从数据存储部读出数据的读出位线的数据读出部。数据存储部中有按照每列设定的电平控制信号和每行设定的第二电平控制信号，在电源电位或低于电源电位的预定的电位电平上工作的第一倒相器电路，以及在预定的电位电平上工作的第二倒相器电路。本专利技术又一方面的半导体存储装置中设有行列状配置的多个存储单元，对应于多个存储单元中的各存储单元分别设置的多条写入字线。多个存储单元中的各存储单元包含保持数据的数据存储部，向数据存储部写入数据的数据写入部，以及设有从数据存储部读出数据的读出位线的数据读出部。数据存储部中有共同与对应于多个存储单元的各列配置的接地线连接的第一与第二倒相器电路。并且，还设有接地线电平控制电路，该电路按照每列设定的电平控制信号，将接地线的电位电平控制在接地电位或高于接地电位的预定的电位电平上。本专利技术又一方面的半导体存储装置中设有行列状配置的多个存储单元，对应于多个存储单元中的各存储单元配置的多条字线，以及对应于多个存储单元中的各存储单元配置的多对位线。多个存储单元中的各存储单元包含保持数据的数据存储部，以及向数据存储部写入/读出数据的数据写入/读出部。数据存储部中有共同与对应于所述多个存储单元的各列配置的电源线连接的第一与第二倒相器电路。并且，还设有电源线电平控制电路，该电路按照每列设定的电平控制信号，将电源线的电位电平每列地控制在电源电位或低于电源电位的预定的电位电平上。本专利技术又一方面的半导体存储装置中设有行列状配置的多个存储单元，对应于多个存储单元中的各行配置的多条字线，以及对应于多个存储单元中的各列配置的多对位线。多个存储单元中的各存储单元包含保持数据的数据存储部，以及向数据存储部写入/读出数据的数据写入/读出部。数据存储部中有共同与对应于所述多个存储单元的各列配置的接地线连接的第一与第二倒相器电路。并且，还设有接地线电平控制电路，该电路按照每列设定的电平控制信号，将接地线的电位电平每列地控制在接地电位或高于接地电位的预定的电位电平上。依据本专利技术，能够降低位线等的充放电电流导致的电力消耗，同时能减少非选中列上的存储单元的栅漏电流导致的电力消耗。本专利技术上述的和其他的目的、特征、形态与优点，通过以下结合附图对本专利技术的作的详细说明当能得以清晰了解。附图说明图1是表示本专利技术实施例的半导体存储装置100的概略结构的框图。图2是表示本专利技术实施例1的存储单元阵列110A及其周边电路结构的电路图。图3是表示本专利技术实施例1的存储单元1A的具体电路结构的电路图。图4是说明本专利技术实施例1的存储单元1A的写入端口2000A中的写入动作的时间图。图5是说明本专利技术实施例1的存储单元1A的读出端口3000A中的读出动作的时间图。图6是表示MOS晶体管中的栅漏电流和栅电压之间的关系之一例的曲线图。图7是表示实施例1的存本文档来自技高网...

【技术保护点】
一种半导体存储装置，其中：设有行列状配置的多个存储单元，以及对应于所述多个存储单元中的各单元个别配置的多条写入字线；所述多个存储单元中的各单元包含，保持数据的数据存储部，对所述数据存储部写入数据的数据 写入部，以及设有从所述数据存储部读出数据的读出位线的数据读出部；所述数据存储部设有共同与对应于所述多个存储单元的各列配置的电源线连接的第一和第二倒相器电路；还设有按照设定于每列的电平控制信号，将所述电源线的电位电平控 制在电源电位或低于电源电位的预定的电位电平上的电源线电平控制电路。

【技术特征摘要】
JP 2003-6-5 161115/031.一种半导体存储装置，其中设有行列状配置的多个存储单元，以及对应于所述多个存储单元中的各单元个别配置的多条写入字线；所述多个存储单元中的各单元包含，保持数据的数据存储部，对所述数据存储部写入数据的数据写入部，以及设有从所述数据存储部读出数据的读出位线的数据读出部；所述数据存储部设有共同与对应于所述多个存储单元的各列配置的电源线连接的第一和第二倒相器电路；还设有按照设定于每列的电平控制信号，将所述电源线的电位电平控制在电源电位或低于电源电位的预定的电位电平上的电源线电平控制电路。2.如权利要求1所述的半导体存储装置，其特征在于所述电源线电平控制电路在非读出动作时将所述电源线的电位电平每列控制在所述预定的电位电平上，在读出动作时分别将所述电源线的电位电平在选择列控制在电源电位上、在非选择列控制在所述预定的电位电平上。3.如权利要求1所述的半导体存储装置，其特征在于所述数据读出部含有其栅极连接于所述数据存储部的读出端子、其源极连接于可控制电位电平的接地线的晶体管；还设有接地线电平控制电路，该电路根据所述电平控制信号每列地控制所述接地线的电位电平，使之成为接地电位、电源电位或浮置状态。4.如权利要求3所述的半导体存储装置，其特征在于所述接地线电平控制电路在非读出动作时将所述接地线的电位电平每列地控制在所述预定的电位电平上，在读出动作时分别控制所述接地线的电位电平，以使之在选择列成为接地电位、在非选择列成为电源电位或浮置状态。5.如权利要求1所述的半导体存储装置，其特征在于包括每列设置的多个电源线电平切换电路，该电路根据保持测试控制信号、冗余置换控制信号、多个保持电位设定信号和所述电平控制信号中的至少一个信号，每列地将所述电源线的电位电平切换到电源电位、低于电源电位的多个预定的电位电平或浮置状态。6.如权利要求5所述的半导体存储装置，其特征在于所述电源线电平切换电路在存取时和保持测试时将所述电源线的电位电平切换到电源电位，在非存取时将所述电源线的电位电平切换到电源电位或所述多个预定的电位电平，在冗余置换时将所述电源线的电位电平切换到浮置状态。7.如权利要求5所述的半导体存储装置，其特征在于还设有根据电源电位的高低，与时钟信号同步地控制所述多个保持电位设定信号的逻辑电平的设定信号控制电路。8.如权利要求7所述的半导体存储装置，其特征在于所述设定信号控制电路包含，与所述时钟信号同步地将其电位电平比电源电位低预定值的第一电源电位移位信号输出的第一电位电平调整电路，与所述时钟信号同步地将其电位电平比所述第一电位电平低预定值的第二电源电位移位信号输出的第二电位电平调整电路，接受所述第一电源电位移位信号，并将与输入阈值电压之比较结果对应的第一选择控制信号输出的第一锁存电路，以及接受所述第二电源电位移位信号，并将与所述输入阈值电压之比较结果对应的第二选择控制信号输出的第二锁存电路；根据所述第一和第二选择控制信号的组合，控制所述多个保持电位设定信号的逻辑电平。9.一种半导体存储装置，其中设有行列状配置的多个存储单元，以及对应于所述多个存储单元中的各单元个别配置的多条写入字线；所述多个存储单元中的各单元包含，保持数据的数据存储部，对所述数据存储部写入数据的数据写入部，以及设有从所述数据存储部读出数据的读出位线的数据读出部；所述数据存储部设有，与对应于所述多个存储单元的各列配置的第一电源线连接的第一倒相器电路，以及与对应于所述多个存储单元的各列配置的第二电源线连接的第二倒相器电路；还设有根据每列设定的电平控制信号，每列地将所述第二电源线的电位电平控制在电源电位或低于电源电位的预定的电位电平上的电源线电平控制电路。10.如权利要求9所述的半导体存储装置，其特征在于所述电源线电平控制电路，在非读出动作时每列地将所述第二电源线的电位电平控制在所述预定的电位电平上，在读出动作时分别将所述第二电源线的电位电平在选择列控制在电源电位上、在非选择列控制在预定的电位电平上。11.如权利要求9所述的半导体存储装置，其特征在于所述电源线电平控制电路包含在每列设置的多个电源线电平切换电路，该电路根据保持测试控制信号、冗余置换控制信号、多个保持电位设定信号和所述电平控制信号中的至少一个，每列地切换所述电源线的电位电平，使之成为电源电位、低于电源电位的多个预定的电位电平或浮置状态。12.如权利要求11所述的半导体存储装置，其特征在于所述电源线电平切换电路在存取时和保持测试时将所述电源线的电位电平切换到电源电位，在非存取时将所述电源线的电位电平切换到电源电位或所述多个预定的电位电平，在冗余置换时将所述电源线的电位电平切换到浮置状态。13.如权利要求11所述的半导体存储装置，其特征在于还设有根据电源电位的高低与时钟信号同步地控制所述多个保持电位设定信号的逻辑电平的设定信号控制电路。14.如权利要求13所述的半导体存储装置，其特征在于所述设定信号控制电路包含，与所述时钟信号同步地将其电位电平比电源电位低预定值的第一电源电位移位信号输出的第一电位电平调整电路，与所述时钟信号同步地将其电位电平比所述第一电位电平低预定值的第二电源电位移位信号输出的第二电位电平调整电路，接受所述第一电源电位移位信号，并将与输入阈值电压之比较结果对应的第一选择控制信号输出的第一锁存电路，接受所述第二电源电位移位信号，并将与所述输入阈值电压之比较结果对应的第二选择控制信号输出的第二锁存电路；根据所述第一和第二选择控制信号的组合，控制所述多个保持电位设定信号的逻辑电平。15.一种半导体存储装置，其中设有行列状配置的多个存储单元，以及对应于所述多个存储单元的各单元个别配置的多条写入字线；所述多个存储单元的各单元包含，保持数据的数据存储部，对所述数据存储部写入数据的数据写入部，以及设有从所述数据存储部读出数据的读出位线的数据读出部；所述数据存储部设有，根据每列设定的电平控制信号在电源电位或低于电源电位的预定的电位电平上工作的第一倒相器电路，以及在所述预定的电位电平上工作的第二倒相器电路。16.如权利要求15所述的半导体存储装置，其特征在于所述第一倒相器电路包含，连接在第一节点和第一存储节点之间的第一晶体管，连接在第一存储节点和接地节点之间的第二晶体管，以及连接在电源节点和第一节点之间的、其控制端子接受所述电平控制信号的第三晶体管；所述第二倒相器电路包含，连接在第一节点和第二存储节点之间的第四晶体管，连接在第二存储节点和接地节点之间的第五晶体管，以及以二极管方式连接在电源节点和第一节点之间的第六晶体管。17.一种半导体存储装置，其中设有行列状配置的多个存储单元，以及对应所述多个存储单元中的各单元个别配置的多条写入字线；所述多个存储单元中的各单元包含，保持数据的数据存储部，对所述数据存储部写入数据的数据写入部，以及设有从所述数据存储部读出数据的读出位线的数据读出部；所述数据存储部含有，根据每列设定的电平控制信号和每行设定的第二电平控制信号，在电源电位或低于电源电位的预定的电位电平上工作的第一倒相器电路，以及在所述预定的电位电平上工作的第二倒相器电路。18.如权利要求17所述的半导体存储装置，其特征在于所述第一倒相器电路包含，连接在第一节点和第一存储节点之间的第一晶体管，连接在第一存储节点和接地节点之间的第二晶体管，连接在第二节点和第一节点之间的、其控制端子接受所述电平控制信号的第三晶体管，以及连接在电源节点和第二节点之间的、其控制端子接受所述第二电平控制信号第七晶体管；所述第二倒相器电路包含，连接在第一节点和第二存储节点之间的第四晶体管，连接在第二存储节点和接地节点之间的第五晶体管，以及以二极管方式连接在电源节点和第一节点之间的第六晶体管。19.一种半导体存储装置，其中设有行列状配置的多个存储单元，以及对...

【专利技术属性】
技术研发人员：新居浩二，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]