具有高写噪声容限的MOSFET-TFET混合型11T-SRAM单元电路、模块制造技术

本发明专利技术涉及集成电路设计技术领域，更具体的，涉及一种具有高写噪声容限的MOSFET

【技术实现步骤摘要】
具有高写噪声容限的MOSFET
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TFET混合型11T
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SRAM单元电路、模块


[0001]本专利技术涉及集成电路设计
，更具体的，涉及一种具有高写噪声容限的MOSFET
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TFET混合型11T
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SRAM单元电路，和采用了该种11T
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SRAM单元电路布局的模块。

技术介绍

[0002]随着人工智能、大数据、物联网时代的到来和可穿戴设备的普及，芯片的集成度不断提高，传统MOSFET器件的功耗问题逐渐成为制约模块发展的重要原因之一。为解决续航问题，对低工作电压的低功耗芯片需求愈发强烈。然而，受玻尔兹曼分布影响，传统MOSFET器件的亚阈值摆幅在低电压应用中存在物理极限，这极大影响了MOSFET器件的开关特性，其泄漏电流随电压降低呈指数增长，极大阻碍了其在超低功耗芯片中的应用。在可穿戴设备搭载的微处理器(MCU)中，静态随机存取存储器(SRAM)占用了50％以上的芯片面积，SRAM消耗了MCU的大部分静态功耗，因此SRAM的静态功耗问题的解决有助于推本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.具有高写噪声容限的MOSFET
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TFET混合型11T
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SRAM单元电路，其特征在于，包括：PTFET晶体管P1，P1的源极电连接电源VDD；PTFET晶体管P2，P2的源极电连接电源VDD；PTFET晶体管P3，P3的源极与P1的漏极电连接，P3的漏极与P2的栅极电连接，P3的栅极电连接写控制信号LEN；PTFET晶体管P4，P4的源极与P2的漏极电连接，P4的漏极与P1的栅极电连接，P4的栅极电连接写控制信号REN；NTFET晶体管N1，N1的源极与地线GND电连接，N1的栅极与P4的漏极电连接；NTFET晶体管N2，N2的源极与N1的漏极电连接，N2的漏极与读位线RBL电连接，N2的栅极与读字线RWL电连接；NTFET晶体管N3，N3的源极与地线GND电连接，N3的漏极与P3的漏极电连接并设置有存储节点Q，N3的栅极与P1的栅极电连接；NTFET晶体管N4，N4的源极与地线GND电连接，N4的漏极与P4的漏极电连接并设置有存储节点QB，N4的栅极与P2的栅极电连接；NTFET晶体管N5，N5的源极与地线GND电连接，N5的栅极与写字线WL电连接；NMOS晶体管NM1，NM1的源极与N5的漏极电连接，NM1的漏极与P3的漏极电连接，NM1的栅极与写位线BL电连接；以及NMOS晶体管NM2，NM2的源极与N5的漏极电连接，NM2的漏极与P4的漏极电连接，NM2的栅极与写位线BLB电连接。2.根据权利要求1所述的具有高写噪声容限的MOSFET
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TFET混合型11T
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SRAM单元电路，其特征在于，N1、N2构成读操作部分；P1、N3构成一个反相器，P2、N4构成另一个反相器，两个反相器组成锁存结构；P1、P2为上拉晶体管，N3、N4为下拉晶体管，P3、P4位于上拉晶体管和下拉晶体管之间；N5、NM1、NM2构成单元传输管。3.根据权利要求2所述的具有高写噪声容限的MOSFET
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TFET混合型11T
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SRAM单元电路，其特征在于，在保持状态下，写字线WL、读字线RWL为低电平，写位线BL、BLB为低电平，N2、N5、NM1、NM2关闭，写控制信号LEN、REN为低电平，P3、P4导通，使锁存结构处于锁存状态。4.根据权利要求3所述的具有高写噪声容限的MOSFET
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TFET混合型11T
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SRAM单元电路，其特征在于，在保持状态下，N5的漏极电压始终不低于N5的源极电压。5.根据权利要求2所述的具有高写噪声容限的MOSFET
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TFET混合型11T
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【专利技术属性】
技术研发人员：卢文娟，于天祺，周子璇，刘立，强斌，刘念龙，吴秀龙，
申请(专利权)人：安徽大学，
类型：发明
国别省市：