多比特运算模块以及使用了该模块的存内计算电路结构制造技术

本发明专利技术涉及静态随机存储器技术领域，更具体的，涉及多比特运算模块，以及使用了该模块的存内计算电路结构。本发明专利技术的多比特运算模块通过计算位线负载电容的放电累加完成了多比特乘累加运算，分比特权重和分离全局位线的设计具有良好的计算并行度和稳定性，具有较高的推理精度，且与后续的量化单元模块配合获得量化输出，可支持深度神经网络中多比特MAC运算。可支持深度神经网络中多比特MAC运算。可支持深度神经网络中多比特MAC运算。

【技术实现步骤摘要】
多比特运算模块以及使用了该模块的存内计算电路结构


[0001]本专利技术涉及静态随机存储器
，更具体的，涉及多比特运算模块，以及使用了该模块的存内计算电路结构。

技术介绍

[0002]近年来，卷积神经网络(Convolutional Neural Networks，CNN)在涉及人工智能(AI)和物联网(IoT)的众多应用中取得了前所未有的成功，如图像识别、语音关键词检测、人脸识别等。
[0003]然而，受到计算硬件的限制，处理AI任务时效率低下。传统的计算硬件是基于冯
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诺依曼架构，由于存储器和计算单元是独立的两个部分，计算机执行计算操作时，需要从存储器中取出数据，传输到计算单元中进行计算，而后再写回存储器。由于数据在处理单元(Processing Elemen，PEs)和内存之间的移动，容易出现能耗过高和延迟的问题，称为“存储墙”。存内计算(Computing In Memory，CIM)打破传统计算机的冯
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诺依玛架构，将计算电路嵌入存储器中，存储和计算连为一体，从而大幅度降低了数据迁移及本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.多比特运算模块，其用于实现多比特乘累加计算，其特征在于，所述多比特运算模块包括：分比特计算模块一，其包括n个级联计算单元一、n条权重位线一LW[1]～LW[n]；其中，第k个级联计算单元一包括：NMOS管N1[k]，其栅极连接权重位线一LW[k]，漏极连接计算位线CBL，源极连接节点一X1[k]；NMOS管N2[k]，其栅极连接权重位线一LW[k]，漏极连接计算位线CBLB，源极连接节点二X2[k]；N1[k]、N2[k]的规格相同；NMOS管N3[k]，其栅极连接全局位线GBL，漏极连接节点一X1[k]，源极连接地GND；以及NMOS管N4[k]，其栅极连接全局位线GBLB，漏极连接节点二X2[k]，源极连接地GND；1≤k≤n；分比特计算模块二，其包括n个级联计算单元二、n条偶数权重位线二RW[1]～RW[n]；其中，第k个级联计算单元二包括：NMOS管N5[k]，其栅极连接权重位线二RW[k]，漏极连接计算位线CBL，源极连接节点三X3[k]；NMOS管N6[k]，其栅极连接权重位线二RW[k]，漏极连接计算位线CBLB，源极连接节点四X4[k]；N5[k]、N6[k]的规格相同；NMOS管N7[k]，其栅极连接全局位线GBL，漏极连接节点三X3[k]，源极连接地GND；以及NMOS管N8[k]，其栅极连接全局位线GBLB，漏极连接节点四X4[k]，源极连接地GND；N7[k]、N8[k]、N3[k]、N4[k]的规格相同，N5[k]宽长比是N1[k]宽长比的h倍；权重位线二RW[k]、权重位线一LW[k]用于提供权重值；全局位线GBL、GBLB用于提供多比特输入值；所述多比特运算模块从分比特计算模块一、分比特计算模块二选通列并行工作，接收权重值与多比特输入值，进行多比特乘累加计算；计算位线CBL、CBLB用于通过电压变化量反映多比特乘累加计算结果。2.存内计算电路结构，其特征在于，包括：存储阵列模块，其用于提供标准读写模式和多比特乘累加计算模式；所述存储阵列模块包括存储部及参考部；数据选择模块，其包括列选择模块、行译码模块，用于在标准读写模式下，根据外部地址信号对存储部中对应的存储单元进行定位访问；列选择模块还连接有写入驱动电路，用于控制对存储单元进行写入；灵敏放大器模块，其用于将存储部产生的读电流与参考部的参考电流进行比较并生成转换电压，对转换电压放大并获得输出权重值；所述灵敏放大器模块还连接有读出驱动电路，其用于在标准读写模式的读操作时读取输出权重值；模式选择模块，其用于切换存储阵列模块的标准读写模式和多比特乘累加计算模式；如权利要求1所述的多比特运算模块，其在多比特计算功能模式下，根据权重值、多比特输入值，进行多比特乘累加计算；所述多比特运算模块连接有输入寄存器，其用于通过全局位线GBL、GBLB将多比特输入值输入进所述多比特运算模块中；量化单元模块，其用于在多比特乘累加计算模式下，将计算位线CBL、CBLB累积的电压
变化量进行量化，获得量化输出；以及时序控制电路模块，其用于控制存内计算电路结构各部分时序，使其对应工作。3.根据权利要求2所述的存内计算电路结构，其特征在于，所述存储部包括左存储阵列、右存储阵列；所述左存储阵列包括N列M行的存储单元；其中，每j列构成一组左子阵列，左存储阵列包括N/j组左子阵列，N＝n*j；所述右存储阵列也包括N列M行的存储单元；其中，每j列构成一组右子阵列，右存储阵列包括N/j组右子阵列；所述参考部包括左参考阵列、右参考阵列；所述左参考阵列包括对应左存储阵列的N/j列M行的左参考单元；其中，第k列左参考单元与第k组左子阵列对应设置；1≤k≤N/j；所述右参考阵列包括对应右存储阵列的N/j列M行的右参考单元；其中，第k列右参考单元与第k组右子阵列对应设置。4.根据权利要求3所述的存内计算电路结构，其特征在于，所述存储单元包括：NMOS管M1，其栅极连接字线WL，漏极连接源线SL；以及磁隧道结器件MTJ1，其一端电连接位线BL，另一端电连接M1的源极；所述左参考单元和右参考单元结构相同，包括：NMOS管M2，其栅极连接字线WL，漏极连接参考源线；以及磁隧道结器件MTJ2，其一端电连接参考位线，另一端电连接M2的源极；同一行的存储单元、左参考单元、右参考单元共用同一根字线WL；同一列的存储单元共用同一根位线BL、同一根源线SL；同一列的左参考单元共用同一根参考位线、同一根参考源线；同一列的右参考单元共用同一根参考位线、同一根参考源线；左参考阵列的第k根参考位线用于输出参考电流I
REF1
[k]，右参考阵列的第k根参考位线用于输出参考电流I
REF2
[k]。5.根据权利要求4所述的存内计算电路结构，其特征在于，所述列选择模块包括n个列选择器一、n个列选择器二；n个列选择器一、n个列选择器二共用同一个寻址信号CS；其中，第k个列选择器一与第k组左子阵列对应设置，第k个列选择二与第k组右子阵列对应设置；第k组左子阵列的位线BL与第k个列选择器一的输入端连接，第k个列选择器一的输出端输出读电流I
CELL1
[k]；第k组右子阵列的位线BL与第k个列选择器二的输入端连接，第k个列选择器二的输出端输出读电流I
CELL2
[k]；所述行译码模块连接在字线WL上，M条字线WL共用同一个行译码模块。6.根据权利要求5所述的存内计算电路结构，其特征在于，所述灵敏放大器模块包括n个灵敏放大器一、n个灵敏放大器二；第k个灵敏放大器一与第k个列选择器一连接；第k个灵敏放大器二与第k个列选择器二连接；第k个灵敏放大器一包括第k个电流采样单元一、第k个电压放大器一，用于对I
CELL1
[k]、I
REF1
[k]进行采样和比较，输出DOUTL[k]；第k个灵敏放大器二包括第k个电流采样单元二、第k个电压放大器二，用于对I
CELL2
[k]、
I
REF...

【专利技术属性】
技术研发人员：周永亮，周子璇，施琦，杨震，韦一鸣，彭春雨，吴秀龙，
申请(专利权)人：安徽大学，
类型：发明
国别省市：