支持单时钟周期读－修改－写操作的静态随机存取存储器制造技术

本公开的实施例涉及支持单时钟周期读－修改－写操作的静态随机存取存储器。存储器阵列包括形成响应于字线信号而存取的数据字位置的存储器单元。数据感测电路，其被配置为感测与所述存储器单元相关联的位线上的数据。所感测的数据对应于存储在数据字位置处的当前数据字。数据锁存电路锁存来自数据感测电路的当前数据字的感测数据。然后，数据修改电路对当前数据字执行数学修改操作以生成经修改数据字。经修改数据字接着由数据写入电路施加到位线以用于在数据字位置处写回到存储器阵列的存储器单元。这些操作有利地在单个时钟周期内执行。内执行。内执行。

【技术实现步骤摘要】
支持单时钟周期读－修改－写操作的静态随机存取存储器
[0001]相关申请的交叉引用
[0002]本申请要求于2021年8月11日提交的美国临时专利申请No.63/231,851的优先权，其公开内容通过引用并入本文。


[0003]本专利技术一般涉及静态随机存取存储器(SRAM)电路，尤其涉及被配置为在单个时钟周期中执行读－修改－写操作的SRAM电路。

技术介绍

[0004]参考图1，图1示出了包括被配置为存储数据的静态随机存取存储器(SRAM)12的电路10的框图。在特定应用中，所存储的数据是直方图数据，其中SRAM 12的存储器阵列16中的每个数据字位置(dw_loc)存储计数值(Count)。作为用于构建直方图的电路10的操作的一部分，每当存取数据字位置时，以某种方式修改计数值(例如，增量1)。该操作通常包括三个步骤：步骤1)从响应于m位存储器地址(Address)存取的特定数据字位置读取n位当前计数值；步骤2)对当前计数值进行数学修改(例如增量1)；以及步骤3)将经修改的计数值写回到所存取的数据字位置处的SRAM 12。这里，用于数学修改计数值的步骤2)操作由数据修改电路14执行，该数据修改电路14在SRAM 12外部(并与SRAM 12分离)。数据修改电路14通过一个或多个n位数据总线电路耦合到SRAM 12的数据输出(Q)端口和数据输入(D)端口。作为示例，数据修改电路14可以包括n位加法器电路，其对在数据输出端(Q)从存储器读取的当前计数值进行操作以增量1，并且输出经修改的计数值以在数据输入端(D)写回到存储器。
[0005]现在参考图2，图2示出了用于电路10的操作的时序图。在时间t1处，芯片选择信号(CSN)被断言为逻辑低以选择SRAM 12，并且写入使能信号(WEN)被解除断言为逻辑高以将SRAM 12置于数据读取模式中。在时间t2处，施加存储器地址(地址)且时钟信号CLK第一次脉冲以起始读取操作。地址由SRAM 12解码，并且耦合到对应于解码地址的数据字位置(dw_loc)的字线(WL)在时间t3被断言为逻辑高。然后从阵列16中的寻址数据字位置读取计数值(Count)(步骤1)，并在时间t4通过SRAM 12的数据输出(Q)端口输出。芯片选择信号(CSN)接着在时间t5处被解除断言逻辑高以取消选择SRAM 12，使得SRAM 12不响应于时钟信号CLK的下一脉冲而执行操作。在时刻t6，时钟信号CLK第二次脉冲，以使数据修改电路14在时刻t7执行数学修改操作(步骤2)，在该示例情况下，数学修改操作是增量1(+1)的操作。然后，在时间t8，数据修改电路14将经修改的计数值(计数+1)施加到SRAM 12的数据输入(D)端口。在时间t9，写入使能信号(WEN)被断言为逻辑低，以将SRAM 12置于写入模式。芯片选择信号(CSN)然后在时间t10被断言为逻辑低，以选择SRAM 12。在时间t11处，施加存储器地址(地址)(例如，保持从读取施加)且时钟信号CLK第三次脉冲以起始数据写入操作。地址由SRAM 12解码，并且耦合到数据字位置(dw_loc)的字线(WL)在时间t12被断言为逻辑高。然后经修改的计数值(计数+1)在时间t13从SRAM 12的数据输入端口写入(步骤3)到寻址的数据字位置。
[0006]对于图1的电路10及其如图2中详述的操作存在许多关注。电路操作是多周期的，因为它需要三个时钟周期和两个单独的字线断言来完成。由于这种多周期操作，由于数据信号切换，在电路10中存在相当高的功耗。功耗问题被以下事实进一步放大：操作的数学修改部分(步骤2)发生在SRAM 12的外部，因此在数据输出(Q)端口和数据输入(D)端口都存在数据信号的数据切换。
[0007]因此，在本领域中需要解决功耗问题并提供读－修改－写操作的更有效实现。

技术实现思路

[0008]在一个实施例中，一种电路包括：存储器阵列，包括形成响应于字线信号而存取的数据字位置的存储器单元；与所述存储器单元相关联的多个位线；数据感测电路，被配置为感测所述多个位线上的数据，所述感测的数据对应于存储在所述数据字位置处的当前数据字；数据锁存电路，被配置为锁存来自所述数据感测电路的所述当前数据字的所感测的数据；数据修改电路，被配置为对所述当前数据字执行数学修改操作以生成经修改数据字；以及数据写入电路，其被配置为将用于所述经修改数据字的数据施加到所述多个位线以用于写回到所述数据字位置处的存储器阵列的存储器单元。
[0009]该电路由时钟信号计时。在优选实现方式中，在所述多个位线上的数据的感测、感测数据的锁存、数学修改操作的执行和修改数据字的写回全部都发生在时钟信号的单个周期内。
[0010]在一个实施例中，一种电路包括：存储器阵列，其包括形成响应于字线信号而存取的数据字位置的存储器单元；与所述存储器单元相关联的多个位线；以及用于每个位线的输入/输出电路。每个输入/输出电路包括：感测电路，被配置为感测且锁存所述位线上的数据；加法器电路，被配置为执行加法操作，所述加法器电路具有：经耦合以从所述感测电路接收锁存的数据的第一输入，经耦合以从用于较低有效位线的输入/输出电路的加法器电路接收数据的第二输入，求和输出，以及经耦合以将数据供应到用于较高有效位线的输入/输出电路的加法器电路的第二输入的进位输出；以及传递电路，其被配置为将所述加法器电路的所述求和输出选择性地传递到所述位线以用于写回到所述数据字位置。
附图说明
[0011]为了更好地理解实施例，现在将仅通过示例的方式参考附图，其中：
[0012]图1示出了被配置为使用外部修改电路对存储在静态随机存取存储器(SRAM)中的计数值执行读－修改－写操作的电路的框图；
[0013]图2示出了图1的电路的操作的时序图；
[0014]图3示出了被配置为使用内部修改电路对存储在静态随机存取存储器(SRAM)中的计数值执行读－修改－写操作的电路的框图；
[0015]图4示出了图3的电路的操作的时序图；
[0016]图5示出了用于图3的电路的SRAM的详细框图；
[0017]图6示出了图5的电路的操作的时序图；以及
[0018]图7是利用图3或图
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5的电路的例如(例如以图像传感器的形式)的示意性表示。
具体实施方式
[0019]参考图3，图3示出了包括被配置为存储数据的静态随机存取存储器(SRAM)112的电路110的框图。在特定应用中，所存储的数据是直方图数据，其中SRAM 112中的每个数据字位置(dw_loc)存储计数值(计数)。作为用于构建直方图的电路110的操作的一部分，每当存取数据字位置时，以某种方式修改计数值(例如，增量1)。该操作通常包括三个步骤：步骤1)从响应于m位存储器地址(地址)存取的特定数据字位置读取n位当前计数值；步骤2)对当前计数值进行数学修改(例如增量1)；步骤3)将经修改的计数值写回SRAM112中的特定数据字位置。用于数学修改计数值的步骤2)操作有利地在本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种由时钟信号计时的电路，包括：存储器阵列，包括存储器单元，所述存储器单元形成响应于字线信号而存取的数据字位置；多个位线，与所述存储器单元相关联；数据感测电路，被配置为感测所述多个位线上的数据，所感测的所述数据对应于存储在所述数据字位置处的当前数据字；数据锁存电路，被配置为锁存来自所述数据感测电路的所述当前数据字的所感测的所述数据；数据修改电路，被配置为对所述当前数据字执行数学修改操作，以生成经修改数据字；以及数据写入电路，被配置为将用于所述经修改数据字的数据施加到所述多个位线，以用于在所述数据字位置处写回到所述存储器阵列的所述存储器单元；其中所述多个位线上的数据的所述感测、所感测的数据的所述锁存、所述数学修改操作的所述执行和所述经修改数据字的所述写回全部发生在所述时钟信号的单个周期内。2.根据权利要求1所述的电路，进一步包括解码器电路，所述解码器电路被配置为对标识所述数据字位置的存储器地址进行解码，并且连续地断言所述字线信号，所述字线信号开始于存取所述数据字位置，并且在所述经修改数据字的所述写回完成之后结束。3.根据权利要求2所述的电路，进一步包括写入计时电路，所述写入计时电路被配置为响应于所述数学修改操作的完成而对虚设存储器单元执行虚设写入操作，其中响应于所述虚设写入操作的完成而发生所述字线信号的所述连续断言的所述结束。4.根据权利要求1所述的电路，其中所述数学修改操作是增量1的操作。5.根据权利要求1所述的电路，其中所述数据字位置形成用于存储直方图数据字的仓。6.根据权利要求1所述的电路，进一步包括读取计时电路，所述读取计时电路被配置为响应于来自虚设存储器单元的虚设读取操作的完成而控制用于所述数据感测电路的致动的计时。7.根据权利要求1所述的电路，进一步包括数据修改计时电路，所述数据修改计时电路被配置为响应于虚设数学修改操作的完成而控制所述数据写入电路的致动。8.根据权利要求7所述的电路，其中所述虚设数学修改操作响应于由所述数据锁存电路锁存用于所述当前数据字的所感测的数据的完成而被致动。9.根据权利要求1所述的电路，进一步包括写入计时电路，所述写入计时电路被配置为响应于对虚设存储器单元的虚设写入操作的完成而控制用于所述电路的复位的计时。10.根据权利要求1所述的电路，进一步包括用于每个位线的输入/输出电路，所述输入/输出电路包括：感测放大器电路，耦合到所述位线；位锁存电路，耦合到所述感测放大器电路；以及加法器电路，用于执行所述数学修改操作，所述加法器电路具有经耦合以从所述位锁存电路接收数据位的第一输入，经耦合以从用于较低有效位线的输入/输出电路的所述加法器电路接收数据的第二输入，求和输出，以及经耦合以将数据供应到用于较高有效位线的输入/输出电路的所述加法器电路的所述第二输入的进位输出。
11.根据权利要求10所述的电路，其中所述输入/输出电路进一步包括：复用器电路，具有耦合到所述电路的数据输入端口的位的第一输入，耦合到所述加法器电路的求和输出的第二输入，以及耦合到所述位线的输出。12.根据权利要求11所述的电路，其中所述复用器电路在第一模式中被控制以将所述求和输出处的数据传递到所述位，并且在第二模式中被控制以传递在所述电路的所述数据输入端口处的所述数据。13.根据权利要求10所述的电路，其中所述输入/输出电路进一步包括传递电路，所述传递电路被配置为将所述加法器电路的所述求和输出选择性地传递到所述位线。14.根据权利要求13所述的电路，其中当所述数学修改操作产生饱和结果时，所述加法器电路的所述求和输出被阻止传递到所述位线。15.根据权利要求13所述的电路，其中当由所述数据修改电路执行的所述数学修改操作已完成时，所述加法器电路的所述求和输出被允许传递到所述位线。16.根据权利要求15所述的电路，进一步包括数据修改计时电路，所述数据修改计时电路被配置为检测虚设数学修改操作的完成，并且响应于所述虚设数学修改操作的完成而允许所述传递电路将所述加法器电路的所述求和输出传递到所述位线。17.根据权利要求1所述的电路，进一步包括阻止电路，所述阻止电路被配置为响应于检测到所述经修改数据字饱和而阻止所述数据写入电路将用于所述经修改数据字的数据施加到所述多个位线。1...

【专利技术属性】
技术研发人员：P，
申请(专利权)人：意法半导体国际有限公司，
类型：发明
国别省市：