半导体装置制造方法及图纸

公开了一种半导体装置。所述半导体装置包括：基底，包括有源图案；沟道图案，设置在有源图案上，其中，沟道图案包括竖直堆叠并彼此间隔开的多个半导体图案；源极/漏极图案，连接到半导体图案；以及栅电极，设置在半导体图案上。栅电极包括分别置于半导体图案之间的多个部分，源极/漏极图案包括与半导体图案接触的缓冲层和设置在缓冲层上的主层。缓冲层包含硅锗(SiGe)，并且包括第一半导体层和在第一半导体层上的第一回流层。第一回流层的锗浓度小于第一半导体层的锗浓度。一半导体层的锗浓度。一半导体层的锗浓度。

【技术实现步骤摘要】
半导体装置
[0001]本专利申请要求于2021年9月28日在韩国知识产权局提交的第10
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2021
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0127862号韩国专利申请的优先权，该韩国专利申请的内容通过引用全部包含于此。


[0002]本公开的实施例涉及一种半导体装置以及一种制造半导体装置的方法，具体地，涉及一种包括场效应晶体管的半导体装置以及一种制造该半导体装置的方法。

技术介绍

[0003]一种半导体装置包括包含金属氧化物半导体场效应晶体管(MOS
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FET)的集成电路。为了提供具有小的图案尺寸和减小的设计规则的半导体装置，MOS
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FET被按比例缩小。MOS
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FET的按比例缩小会降低半导体装置的操作性质。

技术实现思路

[0004]专利技术构思的实施例提供一种具有增加的可靠性的半导体装置。
[0005]专利技术构思的实施例提供一种制造具有增加的可靠性的半导体装置的方法。
[0006]根据专利技术构思的实施例，一种半导体装置包括：基底，包括有源图案；沟道图案，设置在有源图案上，其中，沟道图案包括竖直堆叠并彼此间隔开的多个半导体图案；源极/漏极图案，连接到所述多个半导体图案；以及栅电极，设置在所述多个半导体图案上。栅电极包括分别置于所述多个半导体图案之间的多个部分，源极/漏极图案包括与所述多个半导体图案接触的缓冲层和设置在缓冲层上的主层。缓冲层包含硅锗(SiGe)，并且包括第一半导体层和设置在第一半导体层上的第一回流层。第一回流层的锗浓度小于第一半导体层的锗浓度。第一半导体层包括朝向栅电极的所述多个部分中的第一部分突出的突出侧表面以及与所述多个半导体图案中的第一半导体图案接触的凹入侧表面。第一回流层包括与所述突出侧表面对应的突出部分和与所述凹入侧表面对应的凹入部分。
[0007]根据专利技术构思的实施例，一种半导体装置包括：基底，包括有源图案；一对沟道图案，设置在有源图案上；源极/漏极图案，置于所述一对沟道图案之间；一对栅电极，分别设置在所述一对沟道图案上；以及栅极间隔件，设置在所述一对栅电极中的每个栅电极的侧表面上。当在平面图中观看时，源极/漏极图案包括：缓冲层，置于栅极间隔件的第一端和第二端之间；以及主层，设置在缓冲层上，并且缓冲层包括至少一个回流层。缓冲层的边缘部分具有第一厚度，并且缓冲层的中心部分具有大于第一厚度的第二厚度。第一厚度与第二厚度的比例在从0.2至0.8的范围内。
[0008]根据专利技术构思的实施例，一种半导体装置包括：基底，包括彼此间隔开的PMOSFET区域和NMOSFET区域；设置在PMOSFET区域上的第一有源图案和设置在NMOSFET区域上的第二有源图案；第一沟道图案和第一源极/漏极图案，设置在第一有源图案上；第二沟道图案和第二源极/漏极图案，设置在第二有源图案上；栅电极，设置在第一沟道图案和第二沟道图案上；栅极绝缘层，置于栅电极与第一沟道图案以及栅电极与第二沟道图案之间；栅极间
隔件，设置在栅电极的侧表面上；栅极盖图案，设置在栅电极的顶表面上；栅极切割图案，穿透栅电极；层间绝缘层，设置在栅极盖图案和栅极切割图案上；第一有源接触件和第二有源接触件，穿透层间绝缘层并且分别电连接到第一源极/漏极图案和第二源极/漏极图案；金属
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半导体化合物层，分别置于第一有源接触件与第一源极/漏极图案之间以及第二有源接触件与第二源极/漏极图案之间；栅极接触件，穿透层间绝缘层和栅极盖图案并且电连接到栅电极；第一金属层，设置在层间绝缘层上，其中，第一金属层包括与栅极切割图案竖直叠置的电力线以及分别电连接到第一有源接触件、第二有源接触件和栅极接触件的第一互连线；以及第二金属层，设置在第一金属层上。第二金属层包括电连接到第一金属层的第二互连线。第一沟道图案包括竖直地堆叠并且彼此间隔开的多个半导体图案。第一源极/漏极图案包括与所述多个半导体图案接触的缓冲层和设置在缓冲层上的主层。缓冲层包括第一半导体层和设置在第一半导体层上的第一回流层。
[0009]根据专利技术构思的实施例，一种制造半导体装置的方法包括：在基底上形成堆叠图案，其中，堆叠图案包括交替地堆叠的有源层和牺牲层；在堆叠图案上形成牺牲图案，其中，堆叠图案与牺牲图案的侧部相邻；蚀刻堆叠图案，以形成凹进；在凹进中形成源极/漏极图案；以及用栅电极替换牺牲图案和牺牲层。源极/漏极图案的形成包括：对凹进的内表面执行第一选择性外延生长工艺，以形成第一半导体层；以及对第一半导体层执行第一回流工艺，以形成第一回流层。第一回流层的锗浓度小于第一半导体层的锗浓度。
附图说明
[0010]图1至图3是根据专利技术构思的实施例的半导体装置的逻辑单元的平面图。
[0011]图4是根据专利技术构思的实施例的半导体装置的平面图。
[0012]图5A至图5D是分别沿着图4的线A
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A'、线B
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B'、线C
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C'和线D
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D'截取的剖视图。
[0013]图6是图5A的部分“M”的放大图。
[0014]图7A是在图6的水平M
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M'处截取的俯视平面图。
[0015]图7B是在图6的水平N
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N'处截取的俯视平面图。
[0016]图8是用于示出根据比较示例的半导体装置的在图6的水平N
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N'处的俯视平面图。
[0017]图9A至图15D是示出根据专利技术构思的实施例的制造半导体装置的方法的剖视图。
[0018]图16A、图17A、图18A和图19A是示出制造图12A的部分“M”中制造的第一源极/漏极图案的方法的放大剖视图。
[0019]图16B、图17B、图18B和图19B分别是在图16A、图17A、图18A和图19A的水平N
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N'处截取的俯视平面图。
[0020]图20是示出形成图14A至图14D中所示的内部区域的方法的平面图。
[0021]图21至图23是示出图5A的部分“M”的其它示例的放大图。
具体实施方式
[0022]图1至图3是根据专利技术构思的实施例的半导体装置的逻辑单元的平面图。
[0023]参照图1，在实施例中，设置了单高度单元SHC。详细地，第一电力线M1_R1和第二电力线M1_R2设置在基底100上。第一电力线M1_R1可以是传输漏极电压VDD(诸如，电力电压)的导电路径。第二电力线M1_R2可以是传输源极电压VSS(诸如，接地电压)的导电路径。
[0024]单高度单元SHC形成在第一电力线M1_R1与第二电力线M1_R2之间。单高度单元SHC包括一个PMOSFET区域PR和一个NMOSFET区域NR。例如，单高度单元SHC具有设置在第一电力线M1_R1与第二电力线M1_R2之间的CMOS结构。
[0025]PMOSFET区域PR和NMOSFET区域NR中的每个在第一方向D1上具有第一宽度WI1。单高度单元SHC的在本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，所述半导体装置包括：基底，包括有源图案；沟道图案，设置在有源图案上，其中，沟道图案包括竖直堆叠并彼此间隔开的多个半导体图案；源极/漏极图案，连接到所述多个半导体图案；以及栅电极，设置在所述多个半导体图案上，其中，栅电极包括分别置于所述多个半导体图案之间的多个部分，源极/漏极图案包括与所述多个半导体图案接触的缓冲层和设置在缓冲层上的主层，缓冲层包含硅锗，并且包括第一半导体层和设置在第一半导体层上的第一回流层，第一回流层的锗浓度小于第一半导体层的锗浓度，第一半导体层的侧表面包括朝向栅电极的所述多个部分中的第一部分突出的突出侧表面以及与所述多个半导体图案中的第一半导体图案接触的凹入侧表面，并且第一回流层包括与所述突出侧表面对应的突出部分和与所述凹入侧表面对应的凹入部分。2.根据权利要求1所述的半导体装置，其中，第一半导体层的侧表面具有波浪形的轮廓，并且第一回流层具有与第一半导体层的侧表面对应的波浪形的形状。3.根据权利要求1所述的半导体装置，其中，第一回流层的平均厚度小于第一半导体层的平均厚度。4.根据权利要求1所述的半导体装置，其中，第一回流层的锗浓度在从2at％至5at％的范围内，并且第一半导体层的锗浓度在从4at％至8at％的范围内。5.根据权利要求1所述的半导体装置，其中，缓冲层的锗浓度在从2at％至8at％的范围内，并且主层的锗浓度在从30at％至70at％的范围内。6.根据权利要求1所述的半导体装置，其中，与第一半导体层相邻的第一回流层的厚度小于与源极/漏极图案的底部相邻的第一回流层的厚度。7.根据权利要求1所述的半导体装置，其中，第一回流层包括被构造为填充第一半导体层中的孔的填充部分。8.根据权利要求1所述的半导体装置，其中，缓冲层还包括设置在第一回流层上的第二半导体层和置于第二半导体层与主层之间的第二回流层，并且第二回流层的锗浓度小于第二半导体层的锗浓度。9.根据权利要求8所述的半导体装置，其中，第二回流层的锗浓度大于第一回流层的锗浓度，并且第二半导体层的锗浓度大于第一半导体层的锗浓度。10.根据权利要求1所述的半导体装置，其中，第一回流层具有包括锗的超晶格结构。11.一种半导体装置，所述半导体装置包括：基底，包括有源图案；
一对沟道图案，设置在有源图案上；源极/漏极图案，置于所述一对沟道图案之间；一对栅电极，分别设置在所述一对沟道图案上；以及栅极间隔件，设置在所述一对栅电极中的每个栅电极的侧表面上，其中，当在平面图中观看时，源极/漏极图案包括：缓冲层，置于栅极间隔件的第一端和第二端之间；以及主层，设置在缓冲层上，其中，缓冲层包括至少一个回流层，缓冲层的边缘部分具有第一厚度，缓冲层的中心部分具有大于第一厚度的第二厚度，并且第一厚度与第二厚度的比例在从0.2至0.8的范围内。12.根据权利要求11所述的半导体装置，其中，缓冲层包含硅锗，并且还包括与所述一对沟道图案直接接触的半导体层，所述至少一个回流层的锗浓度小于所述半...

【专利技术属性】
技术研发人员：河龙，金锡勳，高到贤，金正泽，梁炆承，李相吉，郑揟珍，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：