MOS器件的制备方法技术

本发明专利技术提供一种MOS器件的制备方法，包括：提供衬底，衬底上形成有栅区、源/漏区，并在衬底上的介质层中形成有通孔，通孔暴露出源/漏区的表面；对源/漏区进行掺杂；对掺杂后的源/漏区进行预非晶化处理，以使源/漏区表面形成非晶层；使用氧化工艺处理源/漏区，使杂质靠近非晶层实现分凝；去除被氧化的非晶层；在源/漏区表面形成金属硅化物。本发明专利技术能够降低源漏接触电阻。触电阻。触电阻。

【技术实现步骤摘要】
MOS器件的制备方法


[0001]本专利技术涉及半导体
，尤其涉及一种MOS器件的制备方法。

技术介绍

[0002]在半导体器件中，包含MOS(金属
‑
氧化物
‑
半导体)结构的器件，比如MOS器件、CMOS(互补金属氧化物半导体)器件的应用非常广泛。
[0003]随着器件尺寸的缩小，尤其进入16/14nm及以下技术节点，源漏区接触电阻对器件性能的提升起着至关重要的作用。因此，如何降低源漏区接触电阻是本领域技术人员急需解决的技术问题。

技术实现思路

[0004]为解决上述问题，本专利技术提供了一种MOS器件的制备方法，能够提高源漏表面处的杂质激活浓度，进而降低源漏接触电阻率。
[0005]本专利技术提供一种MOS器件的制备方法，包括：
[0006]提供衬底，所述衬底上形成有栅区、源/漏区，并在所述衬底上的介质层中形成有通孔，所述通孔暴露出所述源/漏区的表面；
[0007]对所述源/漏区进行掺杂；
[0008]对掺杂后的所述源/漏区进行预非晶化处理，以使所述源/漏区表面形成非晶层；
[0009]使用氧化工艺处理所述源/漏区，使杂质靠近所述非晶层实现分凝；
[0010]去除被氧化的所述非晶层；
[0011]在所述源/漏区表面形成金属硅化物。
[0012]可选地，所述对所述源/漏区进行掺杂包括：采用离子注入的方式掺杂，或者采用原位掺杂的方式对源漏进行掺杂。
[0013]可选地，所述对掺杂后的所述源/漏区进行预非晶化处理，包括：向掺杂后的所述源/漏区注入Ge、Si、As中的一种。
[0014]可选地，向掺杂后的所述源/漏区注入Ge、Si、As中的任意一种，其工艺条件为：能量0.5
‑
3keV，剂量1
×
10
14
cm
‑3～1
×
10
16
cm
‑3。
[0015]可选地，所述非晶层的厚度为6～9nm。
[0016]可选地，使用氧化工艺处理所述源/漏区的温度范围在300～600℃。
[0017]可选地，所述方法还包括：
[0018]在预非晶化处理之前，对所述源/漏区进行第一热处理来激活杂质；
[0019]或者，在使用氧化工艺处理所述源/漏区之后，对所述源/漏区进行第一热处理来激活杂质。
[0020]可选地，所述在所述源/漏区表面形成金属硅化物，包括：
[0021]沉积金属层，所述金属层覆盖所述通孔的底部和侧壁以及所述介质层的表面；
[0022]对所述源/漏区进行第二热处理，使所述金属层与所述源/漏区表面的材料反应形
成金属硅化物。
[0023]可选地，所述金属层为Ti、TiN或者Ti与TiN的组合。
[0024]可选地，使用快速热退火或者激光退火对所述源/漏区进行第二热处理，温度为400～600℃，时间10～60s。
[0025]本专利技术实施例提供的MOS器件的制备方法，源漏掺杂后，对衬底表面进行预非晶化处理，然后进行氧化工艺。氧化工艺可以使得杂质在衬底表面处实现分凝，从而提高源漏表面处的杂质激活浓度，进而降低源漏接触电阻率。由于氧化工艺之前在表面进行预非晶化处理，使表面形成非晶层，有利于更多的杂质在氧化工艺中分凝到衬底表面。而且本专利技术在有效提高源漏表面掺杂浓度的同时，不会增加源漏结深，工艺简单，并与CMOS工艺兼容。
附图说明
[0026]图1为本专利技术一实施例提供的MOS器件的制备方法的工艺流程示意图；
[0027]图2至图7分别示出了本专利技术一实施例MOS器件的制备方法的各步骤器件结构剖面视图。
具体实施方式
[0028]为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0029]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0030]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0031]下面结合附图，对本专利技术的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
[0032]按照现有理论，接触电阻可以通过增大接触面积和降低接触电阻率来降低。降低接触电阻率的一个重要方法是增加源漏表面杂质激活浓度，这是因为源漏表面杂质激活浓度增加，肖特基势垒宽度随之变窄，载流子的隧穿几率会显著提高。本申请保护的制备方法就是从提高杂质激活浓度考虑的。
[0033]本专利技术一实施例提供一种MOS器件的制备方法，如图1所示，包括：
[0034]步骤S101，提供衬底，衬底上形成有栅区、源/漏区，并在衬底上的介质层中形成有通孔，通孔暴露出源/漏区的表面；
[0035]步骤S102，对源/漏区进行掺杂；
[0036]步骤S103，对掺杂后的源/漏区进行预非晶化处理，以使源/漏区表面形成非晶层；
[0037]步骤S104，使用氧化工艺处理源/漏区，使杂质靠近非晶层实现分凝；
[0038]步骤S105，去除被氧化的非晶层；
[0039]步骤S106，在源/漏区表面形成金属硅化物。
[0040]需要说明的是，本申请公开的制备方法适用于3D FinFET器件，也适用于平面MOS器件。
[0041]下面详细介绍本申请公开的制备方法的各步骤。图2至图7示出了本专利技术一个实施例各步骤对应的器件结构剖面视图。
[0042]在步骤S101，参考图2，提供衬底，衬底上形成有栅区3、源/漏区1，并在衬底上的介质层4中形成有通孔，通孔暴露出源/漏区1的表面。衬底的材料可以是Si、Ge或SiGe等半导体材料，本实施例以Si衬底为例进行说明。衬底上还形成有浅沟槽隔离5，栅区3的外围围绕有间隔层6。上述衬底是一个已经制备了源/漏区1、栅区3、介质层4和浅沟槽隔离5的半成品衬底，其形成过程可以参考现有的制备工艺，本申请不做限定。
[0043]在步骤S102，参考图3，对本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种MOS器件的制备方法，其特征在于，所述方法包括：提供衬底，所述衬底上形成有栅区、源/漏区，并在所述衬底上的介质层中形成有通孔，所述通孔暴露出所述源/漏区的表面；对所述源/漏区进行掺杂；对掺杂后的所述源/漏区进行预非晶化处理，以使所述源/漏区表面形成非晶层；使用氧化工艺处理所述源/漏区，使杂质靠近所述非晶层实现分凝；去除被氧化的所述非晶层；在所述源/漏区表面形成金属硅化物。2.根据权利要求1所述的方法，其特征在于，所述对所述源/漏区进行掺杂包括：采用离子注入的方式掺杂，或者采用原位掺杂的方式对源漏进行掺杂。3.根据权利要求1所述的方法，其特征在于，所述对掺杂后的所述源/漏区进行预非晶化处理，包括：向掺杂后的所述源/漏区注入Ge、Si、As中的任意一种。4.根据权利要求3所述的方法，其特征在于，向掺杂后的所述源/漏区注入Ge、Si、As中的任意一种，其工艺条件为：能量0.5
‑
3keV，剂量1
×
10
14
cm
‑3～1
...

【专利技术属性】
技术研发人员：罗军，孔梦娟，孙祥烈，许静，李俊峰，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：