运用于多次编程非易失性存储器的差动存储器胞阵列结构制造技术

本发明专利技术为一种运用于多次编程非易失性存储器的差动存储器胞阵列结构。该阵列结构连接至源极线、字线、位线、反相位线、擦除线。根据本发明专利技术的实施例，在擦除操作(ERS)时，多次编程非易失性存储器不会将阵列结构中选定行上所有差动存储器胞的数据擦除。多次编程非易失性存储器仅将阵列结构中选定行上单一个选定存储器胞的数据擦除。器胞的数据擦除。器胞的数据擦除。

【技术实现步骤摘要】
运用于多次编程非易失性存储器的差动存储器胞阵列结构


[0001]本专利技术涉及一种阵列结构(memory cell array)，且特别涉及一种运用于多次编程非易失性存储器的差动存储器胞阵列结构。

技术介绍

[0002]众所周知，非易失性存储器在断电之后仍旧可以保存其数据内容。以多次编程非易失性存储器(multi
‑
time programming non
‑
volatile memory，简称MTP非易失性存储器)为例，使用者可进行编程操作(program operation)并将数据存储在非易失性存储器中。再者，使用者可进行读取操作(read operation)并获得非易失性存储器中的存储数据。当然，使用者也可以进行擦除操作(erase operation)用以清除非易失性存储器中的存储数据。
[0003]一般来说，非易失性存储器是由多个存储器胞组成一阵列结构，而阵列结构连接至多条信号线，例如字线(word line)、位线(bit line)、擦除线(erase line)。再者，提供适当的偏压至这些信号线时，使用者可对阵列结构中的存储器胞进行编程操作、读取操作或者擦除操作。
[0004]然而，由于已知非易失性存储器的阵列结构设计，对阵列结构进行擦除操作时，阵列结构内一个区域(area)中所有存储器胞的数据会同时被擦除，例如芯片擦除(chip erase)或者区段擦除(segment erase)。举例来说，在擦除操作时，阵列结构一个区段(segment)中的256个存储器胞的数据会同时被擦除。换句话说，已知非易失性存储器无法对阵列结构中单一个存储器胞进行擦除操作。

技术实现思路

[0005]本专利技术涉及一种差动存储器胞阵列结构。该差动存储器胞阵列结构包括：一第一差动存储器胞。该第一差动存储器胞包括：一第一选择晶体管，该第一选择晶体管的一第一漏/源端连接至一第一源极线，该第一选择晶体管的一栅极端连接至一第一字线，该第一选择晶体管的一体极端接收一第一井区电压；一第一浮动栅晶体管，该第一浮动栅晶体管的一第一漏/源端连接至该第一选择晶体管的一第二漏/源端，该第一浮动栅晶体管的一第二漏/源端耦合至一第一位线，该第一选择晶体管的一体极端接收该第一井区电压；一第一电容器，该第一电容器的一第一端连接至该第一浮动栅晶体管的一浮动栅极，该第一电容器的一第二端连接至一第一擦除线；一第二选择晶体管，该第二选择晶体管的一第一漏/源端连接至该第一源极线，该第二选择晶体管的一栅极端连接至该第一字线，该第二选择晶体管的一体极端接收该第一井区电压；一第二浮动栅晶体管，该第二浮动栅晶体管的一第一漏/源端连接至该第二选择晶体管的一第二漏/源端，该第二浮动栅晶体管的一第二漏/源端耦合至一第一反相位线，该第二浮动栅晶体管的一体极端接收该第一井区电压；以及，一第二电容器，该第二电容器的一第一端连接至该第二浮动栅晶体管的一浮动栅极，该第二电容器的一第二端连接至该第一擦除线。
[0006]为了对本专利技术的上述及其他方面有更佳的了解，下文特举优选实施例，并配合附图，作详细说明如下：
附图说明
[0007]图1A至图1C为本专利技术第一实施例差动存储器胞的制作流程图；
[0008]图1D为本专利技术第一实施例差动存储器胞的等效电路；
[0009]图2A为本专利技术第一实施例差动存储器胞进行编程操作、读取操作与擦除操作的偏压表；
[0010]图2B至图2D为差动存储器胞进行编程操作、读取操作与擦除操作的偏压示意图；
[0011]图3A与图3B为本专利技术MTP非易失性存储器的阵列结构俯视图以及阵列结构的等效电路。
[0012]图4A为本专利技术阵列结构进行编程操作、读取操作与擦除操作的偏压表；
[0013]图4B至图4D为阵列结构进行编程操作、读取操作与擦除操作的偏压示意图；
[0014]图5A为本专利技术第二实施例差动存储器胞的等效电路；
[0015]图5B为第二实施例差动存储器胞所组成的阵列结构；
[0016]图6A至图6C为本专利技术第三实施例差动存储器胞的制作流程图；
[0017]图6D为本专利技术第三实施例差动存储器胞的等效电路；
[0018]图7A与图7B为本专利技术MTP非易失性存储器的阵列结构俯视图以及阵列结构的等效电路；
[0019]图8A为本专利技术阵列结构进行各种操作的偏压表；以及
[0020]图8B为阵列结构进行擦除操作的偏压示意图。
[0021]【符号说明】
[0022]102，110，120，202，204，210，220，230，240，250，260，270，280，602，610，620，702，704，710，720，730，740，750，760，770，780:栅极结构
[0023]112，114，116，122，124，126，212，214，216，222，224，226，232，234，236，242，244，246，252，254，256，262，264，266，272，274，276，282，284，286，612，614，616，622，624，626，712，714，716，722，724，726，732，734，736，742，744，746，754，756，764，766，774，776，784，786:p掺杂区
[0024]192，292，294，691，692，791，792，793，794，795，796:n掺杂区
具体实施方式
[0025]请参照图1A至图1C，其所绘示为本专利技术第一实施例差动存储器胞的制作流程图。图1D为本专利技术第一实施例差动存储器胞的等效电路。
[0026]如图1A所示，在半导体基板(substrate)Sub的表面下方形成N型井区(N
‑
well)NW1，以及P型井区(P
‑
well)PW1。
[0027]如图1B所示，形成多个栅极结构102、110、120。其中，栅极结构102覆盖于N型井区NW1。另外，栅极结构110、120覆盖于N型井区NW1，且栅极结构110、120经由半导体基板Sub上方延伸至P型井区PW1。亦即，栅极结构110、120覆盖于N型井区NW1与P型井区PW1。其中，栅极结构102、110、120皆包括一栅极端氧化层(gate oxide layer)与一多晶硅栅极层
(polysilicon gate layer)，栅极端氧化层覆盖于半导体基板Sub的表面，且多晶硅栅极层覆盖于栅极端氧化层上。
[0028]进行第一次掺杂工艺，在N型井区NW1中形成p掺杂区112、114、116、122、124、126。其中，p掺杂区112位于栅极结构102第一侧，p掺杂区114位于栅极结构102第二侧以及栅极结构110第一侧之间，p掺杂区116位于栅极结构110第二侧。p掺杂区122位于栅极结构102第一侧，p掺杂区124位于栅极结构102第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种差动存储器胞阵列结构，包括：第一差动存储器胞，且该第一差动存储器胞包括：第一选择晶体管，该第一选择晶体管的第一漏/源端连接至第一源极线，该第一选择晶体管的栅极端连接至第一字线，该第一选择晶体管的体极端接收第一井区电压；第一浮动栅晶体管，该第一浮动栅晶体管的第一漏/源端连接至该第一选择晶体管的第二漏/源端，该第一浮动栅晶体管的第二漏/源端耦合至第一位线，该第一浮动栅晶体管的体极端接收该第一井区电压；第一电容器，该第一电容器的第一端连接至该第一浮动栅晶体管的浮动栅极，该第一电容器的第二端连接至第一擦除线；第二选择晶体管，该第二选择晶体管的第一漏/源端连接至该第一源极线，该第二选择晶体管的栅极端连接至该第一字线，该第二选择晶体管的体极端接收该第一井区电压；第二浮动栅晶体管，该第二浮动栅晶体管的第一漏/源端连接至该第二选择晶体管的第二漏/源端，该第二浮动栅晶体管的第二漏/源端耦合至第一反相位线，该第二浮动栅晶体管的体极端接收该第一井区电压；以及第二电容器，该第二电容器的第一端连接至该第二浮动栅晶体管的浮动栅极，该第二电容器的第二端连接至该第一擦除线。2.如权利要求1所述的差动存储器胞阵列结构，其中该阵列结构还包括第二差动存储器胞，且该第二差动存储器胞包括：第三选择晶体管，该第三选择晶体管的第一漏/源端连接至该第一源极线，该第三选择晶体管的栅极端连接至该第一字线，该第三选择晶体管的体极端接收该第一井区电压；第三浮动栅晶体管，该第三浮动栅晶体管的第一漏/源端连接至该第三选择晶体管的第二漏/源端，该第三浮动栅晶体管的第二漏/源端耦合至第二位线，该第三浮动栅晶体管的体极端接收该第一井区电压；第三电容器，该第三电容器的第一端连接至该第三浮动栅晶体管的浮动栅极，该第三电容器的第二端连接至第二擦除线；第四选择晶体管，该第四选择晶体管的第一漏/源端连接至该第一源极线，该第四选择晶体管的栅极端连接至该第一字线，该第四选择晶体管的体极端接收该第一井区电压；第四浮动栅晶体管，该第四浮动栅晶体管的第一漏/源端连接至该第四选择晶体管的第二漏/源端，该第四浮动栅晶体管的第二漏/源端耦合至第二反相位线，该第四浮动栅晶体管的体极端接收该第一井区电压；以及第四电容器，该第四电容器的第一端连接至该第四浮动栅晶体管的浮动栅极，该第四电容器的第二端连接至该第二擦除线。3.如权利要求2所述的差动存储器胞阵列结构，其中该阵列结构还包括第三差动存储器胞，且该第三差动存储器胞包括：第五选择晶体管，该第五选择晶体管的第一漏/源端连接至该第一源极线，该第五选择晶体管的栅极端连接至该第二字线，该第五选择晶体管的体极端接收第二井区电压；第五浮动栅晶体管，该第五浮动栅晶体管的第一漏/源端连接至该第五选择晶体管的第二漏/源端，该第五浮动栅晶体管的第二漏/源端耦合至该第一位线，该第五浮动栅晶体管的体极端接收该第二井区电压；
第五电容器，该第五电容器的第一端连接至该第五浮动栅晶体管的浮动栅极，该第五电容器的第二端连接至该第一擦除线；第六选择晶体管，该第六选择晶体管的第一漏/源端连接至该第一源极线，该第六选择晶体管的栅极端连接至该第二字线，该第六选择晶体管的体极端接收该第二井区电压；第六浮动栅晶体管，该第六浮动栅晶体管的第一漏/源端连接至该第六选择晶体管的第二漏/源端，该第六浮动栅晶体管的第二漏/源端耦合至该第一反相位线，该第六浮动栅晶体管的体极端接收该第二井区电压；以及第六电容器，该第六电容器的第一端连接至该第六浮动栅晶体管的浮动栅极，该第六电容器的第二端连接至该第一擦除线。4.如权利要求3所述的差动存储器胞阵列结构，其中该阵列结构还包括第四差动存储器胞，且该第四差动存储器胞包括：第七选择晶体管，该第七选择晶体管的第一漏/源端连接至该第一源极线，该第七选择晶体管的栅极端连接至该第二字线，该第七选择晶体管的体极端接收该第二井区电压；第七浮动栅晶体管，该第七浮动栅晶体管的第一漏/源端连接至该第七选择晶体管的第二漏/源端，该第七浮动栅晶体管的第二漏/源端耦合至该第二位线，该第七浮动栅晶体管的体极端接收该第二井区电压；第七电容器，该第七电容器的第一端连接至该第七浮动栅晶体管的浮动栅极，该第七电容器的第二端连接至该第二擦除线；第八选择晶体管，该第八选择晶体管的第一漏/源端连接至该第一源极线，该第八选择晶体管的栅极端连接至该第二字线，该第八选择晶体管的体极端接收该第二井区电压；第八浮动栅晶体管，该第八浮动栅晶体管的第一漏/源端连接至该第八选择晶体管的第二漏/源端，该第八浮动栅晶体管的第二漏/源端耦合至该第二反相位线，该第八浮动栅晶体管的体极端接收该第二井区电压；以及第八电容器，该第八电容器的第一端连接至该第八浮动栅晶体管的浮动栅极，该第八电容器的第二端连接至该第二擦除线。5.如权利要求4所述的差动存储器胞阵列结构，其中于编程操作时，该第一井区电压等于编程电压，该第二井区电压等于该编程电压，该第一源极线接收该编程电压，该第一字线接收一半的该编程电压，该第二字线接收该编程电压，该第一擦除线接收一半的该编程电压，该第二擦除线接收接地电压，该第一位线接收该接地电压，该第一反相位线为浮接，该第二位线为浮接，该第二反相位线为浮接，该第一差动存储器胞被编程为第一存储状态。6.如权利要求4所述的差动存储器胞阵列结构，其中于读取操作时，该第一井区电压等于读取电压，该第二井区电压等于该读取电压，该第一源极线接收该读取电压，该第一字线接收开启电压，该第二字线接收关闭电压，该第一擦除线接收接地电压，该第二擦除线接收该接地电压，该第一位线接收该接地电压，该第一反相位线接收该接地电压，该第二位线为浮接，该第二反相位线为浮接，该第一差动存储器胞产生第一读取电流至该第一位线，该第一差动存储器胞产生第二读取电流至该第一反相位线，根据该第一读取电流与该第二读取电流的大小决定该第一差动存储器胞的存储状态。7.如权利要求4所述的差动存储器胞阵列结构，其中于擦除操作时，该第一井区电压等于接地电压，该第二井区电压等于编程电压，该第一源极线接收该接地电压，该第一字线接
收该接地电压，该第二字线接收该编程电压，该第一擦除线接收擦除电压，该第二擦除线接收该接地电压，该第一位线接收该接地电压，该第一反相位线接收该接地电压，该第二位线为浮接，该第二反相位线为浮接，且该第一差动存储器胞中的存储数据被擦除。8.如权利要求1所述的差动存储器胞阵列结构，其中该阵列结构包括：一半导体基板；第一N型井区，形成于该半导体基板的表面；第一P型井区，形成于该半导体基板的该表面；第一栅极结构，覆盖于该第一N型井区；第二栅极结构，覆盖于该第一N型井区与该第一P型井区；第三栅极结构，覆盖于该第一N型井区与该第一P型井区；第一p掺杂区，位于该第一N型井区中，该第一栅极结构的第一侧；第二p掺杂区，位于该第一N型井区中，该第一栅极结构的第二侧与该第二栅极结构的第一侧之间；第三p掺杂区，位于该第一N型井区中，该第二栅极结构的第二侧；第四p掺杂区，位于该第一N型井区中，该第一栅极结构的该第一侧；第五p掺杂区，位于该第一N型井区中，该第一栅极结构的该第二侧与该第三栅极结构的第一侧之间；第六p掺杂区，位于该第一N型井区中，该第三栅极结构的第二侧；以及第一n掺杂区，位于该第一P型井区中；其中，该第一n掺杂区相邻于延伸至该第一P型井区的该第二栅极结构，且该第一n掺杂区相邻于延伸至该第一P型井区的该第三栅极结构；其中，该第一N型井区、该第一p掺杂区、该第二p掺杂区、该第一栅极结构形成该第一选择晶体管；该第一N型井区、该第二p掺杂区、该第三p掺杂区、该第二栅极结构形成该第一浮动栅晶体管；该第二栅极结构与该第一n掺杂区形成该第一电容器；该第一N型井区、该第四p掺杂区、该第五p掺杂区、该第一栅极结构形成该第二选择晶体管；该第一N型井区、该第五p掺杂区、该第六p掺杂区、该第三栅极结构形成该第二浮动栅晶体管；该第三栅极结构与该第一n掺杂区形成该第二电容器。9.如权利要求1所述的差动存储器胞阵列结构，其中该第一差动存储器胞包括：第一耦合元件与第二耦合元件，该第一耦合元件的第一端连接至该第一浮动栅晶体管的该第二漏/源端，该第一耦合元件的第二端连接至该第一位线，该第一耦合元件的第三端连接至接地端，该第二耦合元件的第一端连接至该第二浮动栅晶体管的该第二漏/源端，该第二耦合元件的第二端连接至该第一反相位线，该第二耦合元件的第三端连接至该接地端。10.如权利要求9所述的差动存储器胞阵列结构，还包括第二差动存储器胞，该第二差动存储器胞包括：第三选择晶体管，该第三选择晶体管的第一漏/源端连接至该第一源极线，该第三选择晶体管的栅极端连接至第二字线，该第三选择晶体管的体极端接收第二井区电压；第三浮动栅晶体管，该第三浮动栅晶体管的第...

【专利技术属性】
技术研发人员：郭瑞旻，廖弘毅，陈纬仁，孙文堂，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：