三维双密度存储器阵列制造技术

公开了三维双密度存储器阵列。在一个实施例中，一种三维(3D)双密度阵列包括存储设备串，该存储设备串被配置为使得存储设备的第一部分形成第一沟道且存储设备的第二部分形成第二沟道。该阵列还包括耦合到所述存储设备串的多条字线。每一字线耦合到形成第一沟道的存储设备和形成第二沟道的存储设备。该阵列还包括至少一个漏极选择栅极，该漏极选择栅极将第一沟道和第二沟道耦合到位线。一沟道和第二沟道耦合到位线。一沟道和第二沟道耦合到位线。

【技术实现步骤摘要】
【国外来华专利技术】三维双密度存储器阵列
[0001]相关申请的交叉引用
[0002]本申请要求根据35 U.S.C.
§
119的于2020年3月21日提交的名称为“3D MEMORY ARRAY STRUCTURE”的美国临时专利申请第62/992,985号的利益，该美国临时专利申请的全部内容通过引用并入本文。


[0003]本专利技术的示例性实施例总体上涉及半导体和集成电路领域，更具体地，涉及三维双密度阵列的设计、构造和操作。

技术介绍

[0004]传统的双密度三维(3D)阵列包括成对的垂直串，且每个串连接到其自身的字线组。通常，偶数字线连接到一个垂直串，而奇数字线连接到另一个垂直串。然而，具有许多字线连接的结果存在若干缺点。例如，字线电阻高，且大量字线需要更多解码器。此外，在制造过程中，传统的阵列将具有低工艺良率且产生不稳定的字线图案。
[0005]因此，期望具有比传统阵列更可靠并提供更好性能的双密度3D阵列。

技术实现思路

[0006]在各种示例性实施例中，公开了用于双密度三维(3D)阵列的方法和装置。在一个实施例中，所公开的双密度3D阵列适合用作NAND闪存和许多其它类型的存储器技术，例如电阻随机存取存储器(RRAM)、相变存储器(PCM)、铁电随机存取存储器(FRAM)、磁阻随机存取存储器(MRAM)。在一个实施例中，三维(3D)双密度阵列包括存储设备串，且每个串被配置为使得存储设备的第一部分形成第一沟道并且使得存储设备的第二部分形成第二沟道。该阵列还包括耦合到两个沟道中的设备的一组字线。因此，该阵列利用比传统阵列更少的字线，这导致更低的字线电阻和更少的字线解码器。这也意味着在制造过程中，可以实现由稳定的字线图案产生的更高的工艺良率。
[0007]在一个实施例中，提供了一种三维(3D)双密度阵列，其包括存储设备串，该存储设备串被配置为使得存储设备的第一部分形成第一沟道且存储设备的第二部分形成第二沟道。该阵列还包括耦合到所述存储设备串的多条字线。每一字线耦合到形成第一沟道的存储设备和形成第二沟道的存储设备。该阵列还包括至少一个漏极选择栅极，该漏极选择栅极将第一和第二沟道耦合到位线。
[0008]在一个实施例中，提供了一种用于将数据编程到3D双密度阵列中的方法。该3D双密度阵列包括存储设备串，该存储设备串被配置为使得存储设备的第一部分形成第一沟道且存储设备的第二部分形成第二沟道。该方法包括禁用将第一及第二沟道耦合到源极线的源极选择栅极，且将编程电压施加到连接到第一沟道中的第一存储设备及第二沟道中的第二存储设备的选择的字线。该方法还包括将禁止电压施加到未选择的字线，其中每个未选择的字线连接到第一沟道中的第一未选择的存储设备和第二沟道中的第二未选择的存储
设备，将零伏施加到位线，并且将位线耦合到第一沟道或第二沟道以将数据分别编程到第一存储设备或第二存储设备。
[0009]在一个实施例中，提供了一种用于读取存储在3D双密度阵列中的数据的方法。该3D双密度阵列包括存储设备串，该存储设备串被配置为使得所述存储设备的第一部分形成第一沟道且所述存储设备的第二部分形成第二沟道。该方法包括启用将第一及第二沟道耦合到源极线的源极选择栅极，将零伏施加到该源极线，及将读取电压施加到连接到所述第一沟道中的第一存储设备及所述第二沟道中的第二存储设备的选择的字线。该方法还包括将导通电压施加到未选择的字线，其中每个未选择的字线连接到第一沟道中的第一未选择的存储设备和第二沟道中的第二未选择的存储设备，将位线耦合到第一沟道或第二沟道以分别对第一存储设备或第二存储设备进行读取，以及感测流经位线的电流以读取存储在第一存储设备或第二存储设备中的数据。
[0010]本专利技术的其它特征和益处将从下面阐述的详细描述、附图和权利要求中变得明了。
附图说明
[0011]本专利技术的示例性实施例将从以下给出的详细描述和本专利技术的各种实施例的附图中得到更全面的理解，然而，这些附图不应被认为是将本专利技术限制于具体实施例，而是仅用于解释和理解。
[0012]图1A示出了根据本专利技术构造的双密度3D NAND闪存阵列的示例性实施例。
[0013]图1B示出了根据本专利技术的双密度3D阵列结构的另一个示例性实施例。
[0014]图1C示出了根据本专利技术构造的双密度3D阵列结构的另一个示例性实施例。
[0015]图2A示出了图1A中所示的3D阵列的垂直横截面。
[0016]图2B示出了用于图2A所示的3D阵列的等效电路的示例性实施例。
[0017]图3A示出了用于对图2A所示的3D阵列进行编程的示例性编程条件。
[0018]图3B示出了用于读取图2A所示的3D阵列的示例性读取条件。
[0019]图3C示出了用于将数据编程到3D双密度存储器阵列中的示例性方法。
[0020]图3D示出了用于读取3D双密度存储器阵列中的数据的示例性方法。
[0021]图4A至图4D示出了与图2A所示的3D阵列的配置连接的位线的实施例。
[0022]图5A示出了图1A中所示的3D阵列的字线层的示例性俯视图。
[0023]图5B示出了用于图1B所示的3D阵列的字线层的俯视图的实施例。
[0024]图5C示出了用于图1C所示的3D阵列的字线层的俯视图的实施例。
[0025]图6示出了根据本专利技术构造的3D阵列的另一个示例性实施例。
[0026]图7示出了根据本专利技术构造的3D阵列的另一个示例性实施例。
[0027]图8示出了根据本专利技术构造的3D阵列的另一个实施例。
[0028]图9示出了图8所示的阵列实施例的等效电路。
[0029]图10示出了根据本专利技术构造的3D阵列结构的另一个实施例。
[0030]图11示出了图10所示的阵列的示例性等效电路。
[0031]图12示出了根据本专利技术构造的3D阵列的另一个实施例。
[0032]图13示出了图12所示的阵列的等效电路的示例性实施例。
[0033]图14示出了根据本专利技术构造的3D阵列的另一个实施例。
[0034]图15示出了图14所示的阵列实施例的等效电路的示例性实施例。
[0035]图16示出了根据本专利技术构造的3D阵列的另一个实施例。
[0036]图17示出了配置有不同存储技术的3D阵列的实施例。
[0037]图18示出了图17中所示的3D阵列的等效电路。
[0038]图19A至图19B示出了用于两种类型的电阻存储单元的等效电路。
[0039]图20示出了说明用于具有电阻型存储单元的3D双密度阵列的编程和读取条件的实施例。
具体实施方式
[0040]在各种示例性实施例中，提供用于设计、构造和操作双密度3D存储器阵列的方法和装置。
[0041]本领域普通技术人员将认识到，以下详细描述仅是说明性的，而不是以任何方式进行限制。本专利技术的其它实施例将容易地向受益于本公开的这类技术人员提出。本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种三维(3D)双密度阵列，包括：存储设备串，其中所述存储设备的第一部分形成第一沟道且所述存储设备的第二部分形成第二沟道；多条字线，其耦合到所述存储设备串，其中每条字线耦合到形成所述第一沟道的存储设备和形成所述第二沟道的存储设备；和至少一个漏极选择栅极，其将所述第一沟道和所述第二沟道耦合到位线。2.根据权利要求1所述的阵列，其中，所述第一沟道和所述第二沟道在第一方向上延伸且所述字线在第二方向上延伸。3.根据权利要求1所述的阵列，其中，每个沟道包括沟道层和存储器存储层。4.根据权利要求3所述的阵列，其中，所述存储器层的至少一部分包括电介质材料。5.根据权利要求3所述的阵列，其中，所述存储器层包括由氧化物
‑
氮化物
‑
氧化物(ONO)材料形成的电荷俘获层。6.根据权利要求3所述的阵列，其中，所述存储器层包括电阻随机存取存储器(RRAM)，所述电阻随机存取存储器包括选自包含HfOx、TaOx、TiOx、PtOx、WOx、AlOx和CuOx的材料组中的可变电阻材料。7.根据权利要求3所述的阵列，其中，所述存储器层包括相变存储器(PCM)，所述相变存储器包括包含硫属化物的相变材料。8.根据权利要求3所述的阵列，其中，所述存储器层包括磁阻随机存取存储器(MRAM)，所述磁阻随机存取存储器包括磁阻材料。9.根据权利要求3所述的阵列，其中，所述存储器层包括铁电随机存取存储器(FRAM)，所述铁电随机存取存储器包括铁电材料。10.根据权利要求3所述的阵列，其中，所述存储器层包括反熔丝一次性可编程(OTP)存储器，所述反熔丝一次性可编程存储器包括电介质层。11.根据权利要求1所述的阵列，其中，所述第一沟道和所述第二沟道由绝缘芯层隔开。12.根据权利要求1所述的阵列，其中，每个所述沟道耦合到将所述沟道耦合到源极线的源极选择栅极。13.根据...

【专利技术属性】
技术研发人员：许富菖，
申请(专利权)人：许富菖，
类型：发明
国别省市：