在一些实施例中，本公开是关于一种存储器装置，包括设置于基板上的多个栅极电极层。第一存储器单元设置于基板上，且包括延伸穿过多个栅极电极层的第一及第二源极/漏极导线。阻障结构设置于第一与第二源极/漏极导线间。通道层设置于第一与第二源极/漏极导线的多个最外侧侧壁上。第一介电层设置于阻障结构与通道层间。存储器层设置于通道层的多个侧壁上。第一介电层具有在第一介电层的多个最外侧侧壁间测量的第一最大宽度。第一源极/漏极导线具有在第一源极/漏极导线的多个最外侧侧壁间测量的第二最大宽度。第二宽度大于第一宽度。量的第二最大宽度。第二宽度大于第一宽度。量的第二最大宽度。第二宽度大于第一宽度。
【技术实现步骤摘要】
存储器装置
[0001]本公开是有关于一种存储器装置，特别是有关于一种3D NOR类型存储器阵列的存储器装置。
技术介绍
[0002]二维(2D)存储器阵列普遍存在于电子装置中，并且举例来说，可包括NOR快闪存储器(flash memory)阵列、NAND快闪存储器阵列、动态随机存取存储器(dynamic random
‑
access memory,DRAM)阵列等。然而，2D存储器阵列正在抵达微缩的限制，且因此在存储器密度上也抵达了限制。三维(3D)存储器阵列对于增加存储器密度是备受期待的候选者，并且举例来说，可包括3DNAND快闪存储器阵列、3D NOR快闪存储器阵列等。
技术实现思路
[0003]本公开实施例提供一种存储器装置。上述存储器装置包括设置于基板上方的多个栅极电极层的堆叠；设置于多个栅极电极层的每一者的上方及下方的多个互连介电层；设置于基板上方的第一存储器单元，且第一存储器单元包括：垂直地延伸穿过多个栅极电极层的堆叠的第一源极/漏极导线；垂直地延伸穿过多个栅极电极层的堆叠的第二源极/漏极导线；设置于第一源极/漏极导线与第二源极/漏极导线之间的阻障结构；设置于第一源极/漏极导线及第二源极/漏极导线的多个最外侧侧壁上的通道层；设置于阻障结构与通道层之间的第一介电层，其中第一介电层的多个最外侧侧壁直接接触通道层；以及设置于通道层的多个最外侧侧壁上的存储器层，其中第一介电层具有第一宽度，第一宽度为第一介电层的多个最外侧侧壁之间的最大距离，且第一源极/漏极导线具有第二宽度，第二宽度为第一源极/漏极导线的多个最外侧侧壁之间的最大距离，并且第二宽度大于第一宽度。
[0004]本公开实施例提供一种存储器装置。上述存储器装置包括设置于基板上方的第一存储器单元，且第一存储器单元包括：延伸穿过多个栅极电极层的堆叠的第一源极/漏极导线，其中多个栅极电极层与设置于基板上方的多个互连介电层交替；延伸穿过与多个互连介电层交替的多个栅极电极层的堆叠的第二源极/漏极导线，其中第二源极/漏极导线在第一方向上借由第一阻障结构与第一源极/漏极导线分隔；围绕第一源极/漏极导线与第二源极/漏极导线的多个最外侧侧壁的第一通道层；以及围绕第一通道层的多个最外侧侧壁的第一存储器层，其中在第一方向上连续延伸的第一线段在第二方向上与第一阻障结构偏移，并且与第一存储器层、第一源极/漏极导线以及第二源极/漏极导线交叉，且其中第二方向垂直于第一方向。
[0005]本公开实施例提供一种存储器装置的形成方法。上述存储器装置的形成方法包括：在基板上方形成设置于多个互连介电层之间的多个虚拟栅极电极层的堆叠；在多个虚拟栅极电极层的堆叠内形成第一沟槽；在第一沟槽内形成第一牺牲材料；在第一牺牲材料内形成多个第一开口，其中多个第一开口宽于第一沟槽；以多个栅极电极层取代多个虚拟栅极电极层；移除第一牺牲材料；以存储器层、通道层、第一介电层以及第二介电层衬垫第
一沟槽与多个第一开口；选择性地移除第一介电层及第二介电层的设置于多个第一开口内的多个部分；在多个第一开口内形成导电材料，以在多个第一开口内形成多个源极/漏极导线；以及在最上方互连介电层上方形成互连结构，以将多个互连线路耦接至多个源极/漏极导线以及多个栅极电极层。
附图说明
[0006]本公开的态样自后续实施方式及图式可更佳地理解。须强调的是，依据产业的标准作法，各种特征并未按比例绘制。事实上，各种特征的尺寸可能任意增加或减少以清楚论述。
[0007]图1A显示集成芯片的一些实施例的俯视图，其中集成芯片包括3D NOR类型存储器阵列，其所具有的源极/漏极导线宽于源极/漏极导线之间的介电层。
[0008]图1B所显示的俯视图对应图1A的俯视图，且包括覆盖3D NOR类型存储器阵列的晶体管示意图。
[0009]图1C及图1D显示对应图1A的俯视图的一些实施例的截面图。
[0010]图2A至图2C显示3D NOR类型存储器阵列的多种图式，其中3D NOR类型存储器阵列具有宽源极/漏极导线，且包括耦接至源极/漏极导线与栅极电极层的互连结构。
[0011]图2D显示3D NOR类型存储器阵列的示意图，其中3D NOR类型存储器阵列的耦接至位元线、字元线以及源线，且由列与偏压电路所控制。
[0012]图3至图6显示集成芯片的一些其他实施例的俯视图，其中集成芯片包括3D NOR类型存储器阵列，其所具有的源极/漏极导线宽于源极/漏极导线之间的介电层。
[0013]图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图12C、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图21A、图21B、图22A、图22B、图23A、图23B、图24A、图24B及图24C显示形成3D NOR类型存储器阵列的方法的一些实施例的多种图式，此方法用于减轻对通道层的伤害并增加3D NOR类型存储器阵列的可靠度。
[0014]图25显示对应图7A至图24C的方法的一些实施例的流程图。
[0015]其中，附图标记说明如下：
[0016]100A：俯视图
[0017]101：线段
[0018]102：互连介电层
[0019]104：源极导线
[0020]106：漏极导线
[0021]108：通道层
[0022]110：存储器层
[0023]112：单元隔离结构
[0024]114：阻障结构
[0025]116：第一介电层
[0026]118：存储器单元
[0027]w1：第一宽度
[0028]w2：第二宽度
[0029]w3：第三宽度
[0030]w4：第四宽度
[0031]w5：第五宽度
[0032]CC
’
：截面线段
[0033]DD
’
：截面线段
[0034]100B：俯视图
[0035]108a：第一通道区域
[0036]108b：第二通道区域
[0037]120：栅极电极层
[0038]122a：第一晶体管
[0039]122b：第二晶体管
[0040]100C：截面图
[0041]118a：第一存储器单元
[0042]118b：第二存储器单元
[0043]118c：第三存储器单元
[0044]118d：第四存储器单元
[0045]118e：第五存储器单元
[0046]118f：第六存储器单元
[0047]124：基板
[0048]100D：截面图
[0049]104a：第一源极导线
[0050]104b：第二源极导线
[0051]106a：第一漏极导线
[本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种存储器装置，包括：多个栅极电极层的一堆叠，设置于一基板上方；多个互连介电层，设置于上述栅极电极层的每一者的上方及下方；一第一存储器单元，设置于上述基板上方，并且包括：一第一源极/漏极导线，垂直地延伸穿过上述栅极电极层的上述堆叠；一第二源极/漏极导线，垂直地延伸穿过上述栅极电极层的上述堆叠；一阻障结构，设置于上述第一源极/漏极导线与上述第二源极/漏极导线之间；一通道层，设置于上述第一源极/漏极导线及上述第二源极/漏极导线...
【专利技术属性】
技术研发人员：江昱维，赖昇志，杨丰诚，林仲德，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：
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