一种半导体结构的形成方法技术

本申请技术方案提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，且所述第一区域和第二区域的半导体衬底的表面依次包括浮栅介质层和浮栅层；在所述第二区域的半导体衬底上的浮栅层中掺杂P型离子，形成掺杂浮栅层；依次刻蚀所述第一区域的浮栅层、浮栅介质层和部分半导体衬底，以及所述第二区域的掺杂浮栅层、浮栅介质层和部分半导体衬底，形成隔离沟槽。本申请技术方案的半导体结构的形成方法，能够有效缓解刻蚀形成隔离沟槽时第二区域浮栅层的“侧掏”现象。现象。现象。

【技术实现步骤摘要】
一种半导体结构的形成方法


[0001]本申请涉及半导体器件及集成电路领域，尤其涉及一种半导体结构的形成方法。

技术介绍

[0002]嵌入式闪存(Embedded Flash)是把闪存(Flash)集成在逻辑器件中，从而实现存储功能的特殊存储器，因其低功耗、低成本、高密度及高可靠性等优点，而被广泛应用。但其工艺也是非常复杂特殊的，因为要同时兼顾到Flash区和SRAM区的良率，二者的良率却不是正相关，有时调整某个工艺条件，会造成其中一个性能变差，另一个性能变好，极大地增加了整个project的难度。
[0003]由于Flash区需要浮栅(FG，Floating Gate)，因此在有源区(AA)刻蚀前需要沉积一层栅极材料(poly)，刻蚀时FG poly会发生“侧掏”现象，导致FG poly比AA窄，后续工艺会在侧掏的位置形成氧化层(OX)，不易去除。若在SRAM区去除FG poly时进行过刻蚀，会损坏Flash区的AA，降低Flash的良率；若进行少量刻蚀时，又会残留OX，降低SRAM的良率。

技术实现思路

[0004]本申请要解决的技术问题是嵌入式闪存中逻辑区的“侧掏”现象。
[0005]为解决上述技术问题，本申请提供了一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，且所述第一区域和第二区域的半导体衬底的表面依次包括浮栅介质层和浮栅层；在所述第二区域的半导体衬底上的浮栅层中掺杂P型离子，形成掺杂浮栅层；依次刻蚀所述第一区域的浮栅层、浮栅介质层和部分半导体衬底，以及所述第二区域的掺杂浮栅层、浮栅介质层和部分半导体衬底，形成隔离沟槽。
[0006]在本申请实施例中，掺杂P型离子的工艺包括：在所述第一区域的浮栅层的表面形成掺杂阻挡层；以所述掺杂阻挡层为掩膜，在所述第二区域的浮栅层中掺杂所述P型离子；去除所述掺杂阻挡层。
[0007]在本申请实施例中，所述P型离子的掺杂浓度为1E14个/cm3～1E16个/cm3。在本申请实施例中，采用离子注入工艺或扩散工艺掺杂所述P型离子，其中所述离子注入工艺的注入能量为1keV～5keV，所述扩散工艺的温度为20℃～30℃。
[0008]在本申请实施例中，所述掺杂阻挡层包括负性光刻胶层，所述负性光刻胶层的形成工艺包括：在所述第一区域和所述第二区域的浮栅层的表面旋涂负性光刻胶；通过曝光显影，仅保留所述第一区域的浮栅层表面的负性光刻胶，形成负性光刻胶层。
[0009]在本申请实施例中，所述曝光显影与形成所述第二区域的源漏结构时采用同一套光罩。
[0010]在本申请实施例中，刻蚀所述掺杂浮栅层形成的开口的宽度等于或大于所述隔离沟槽的顶部开口的宽度，且宽度差为0～16nm。
[0011]在本申请实施例中，采用干法刻蚀工艺依次刻蚀所述第一区域的浮栅层、浮栅介质层和部分半导体衬底，以及所述第二区域的掺杂浮栅层、浮栅介质层和部分半导体衬底，
且所述干法刻蚀工艺对所述掺杂浮栅层与所述半导体衬底的刻蚀速率比为1∶(4～6)。
[0012]在本申请实施例中，所述干法刻蚀工艺包括：在所述浮栅层和所述掺杂浮栅层的表面依次形成刻蚀辅助层和掩膜层，其中所述掩膜层包括用于定义所述第一区域和所述第二区域的隔离沟槽的图案；依次刻蚀所述刻蚀辅助层、浮栅层、掺杂浮栅层、浮栅介质层及半导体衬底，分别在所述第一区域和所述第二区域的半导体衬底中形成隔离沟槽；去除所述刻蚀辅助层和掩膜层。
[0013]在本申请实施例中，所述刻蚀辅助层依次包括应力调节层和刻蚀阻挡层。
[0014]在本申请实施例中，所述应力调节层的材料包括TEOS，所述刻蚀阻挡层包括氮化硅层和/或无定形碳层。
[0015]在本申请实施例中，所述掩膜层包括光刻胶层，所述刻蚀辅助层还包括位于所述刻蚀阻挡层表面的抗反射层。
[0016]在本申请实施例中，所述第一区域为闪存区，所述第二区域为逻辑区。
[0017]在本申请实施例中，所述浮栅层和所述掺杂浮栅层的厚度为500埃～600埃。
[0018]本申请技术方案通过在第一区域和第二区域的浮栅层形成之后，增加一道对第二区域的浮栅层的P型离子掺杂工艺，能够有效缓解刻蚀形成隔离沟槽时第二区域浮栅层的“侧掏”现象。
附图说明
[0019]以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的专利技术意图。应当理解，附图未按比例绘制。其中：
[0020]图1和图2为一种嵌入式闪存的形成方法的结构示意图；
[0021]图3为本申请技术方案的半导体结构的形成方法的流程示意图；
[0022]图4至图8为本申请实施例的半导体结构的形成方法中各步骤的结构示意图。
具体实施方式
[0023]以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。
[0024]参考图1，一种嵌入式闪存的形成方法，在闪存区和逻辑区的半导体衬底10表面形成浮栅介质层20和浮栅层30，图1中仅示出了逻辑区的半导体衬底10。接着，需要在半导体衬底中形成隔离沟槽40。依次刻蚀所述浮栅层30、浮栅介质层20及半导体衬底10，由于所述浮栅层30和浮栅介质层20的刻蚀速率大于半导体衬底10的刻蚀速率，因此在A位置出现“侧掏”现象，也即所述浮栅层30和浮栅介质层20会被过刻蚀，露出部分半导体衬底10表面。
[0025]参考图2，形成所述隔离沟槽40之后，会在所述隔离沟槽40中填充绝缘材料41，同时也会在“侧掏”的位置沉积绝缘材料，不易去除。当去除逻辑区的浮栅层30和浮栅介质层
20时，如果进行过刻蚀，会造成闪存区的半导体衬底被损坏，降低闪存区的良率；若刻蚀不充分，又会在B位置残留绝缘材料，降低逻辑区的良率。
[0026]基于上述问题，本申请技术方案通过在浮栅层形成后，增加一道对逻辑区的浮栅层进行P型离子的掺杂工艺，降低逻辑区浮栅层的刻蚀速率，而本半导体衬底的刻蚀速率保持不变，因此刻蚀形成相同尺寸的隔离沟槽时，会显著改善逻辑区浮栅层的“侧掏”现象。
[0027]参考图3，本申请技术方案提供一种半导体结构的形成方法，包括：
[0028]步骤S1：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，且所述第一区域和第二区域的半导体衬底的表面依次包括浮栅介质层和浮栅层；
[0029]步骤S2：在所述第二区域的半导体衬底上的浮栅层中掺杂P型离子，形成掺杂浮栅层；
[0030]步骤本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，且所述第一区域和第二区域的半导体衬底的表面依次包括浮栅介质层和浮栅层；在所述第二区域的半导体衬底上的浮栅层中掺杂P型离子，形成掺杂浮栅层；依次刻蚀所述第一区域的浮栅层、浮栅介质层和部分半导体衬底，以及所述第二区域的掺杂浮栅层、浮栅介质层和部分半导体衬底，形成隔离沟槽。2.根据权利要求1所述的半导体结构的形成方法，其特征在于，掺杂P型离子的工艺包括：在所述第一区域的浮栅层的表面形成掺杂阻挡层；以所述掺杂阻挡层为掩膜，在所述第二区域的浮栅层中掺杂所述P型离子；去除所述掺杂阻挡层。3.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述P型离子的掺杂浓度为1E14个/cm3～1E16个/cm3。4.根据权利要求2所述的半导体结构的形成方法，其特征在于，采用离子注入工艺或扩散工艺掺杂所述P型离子，其中所述离子注入工艺的注入能量为1keV～5keV，所述扩散工艺的温度为20℃～30℃。5.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述掺杂阻挡层包括负性光刻胶层，所述负性光刻胶层的形成工艺包括：在所述第一区域和所述第二区域的浮栅层的表面旋涂负性光刻胶；通过曝光显影，仅保留所述第一区域的浮栅层表面的负性光刻胶，形成负性光刻胶层。6.根据权利要求5所述的半导体结构的形成方法，其特征在于，所述曝光显影与形成所述第二区域的源漏结构时采用同一套光罩。7.根据权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述掺杂浮栅层形成...

【专利技术属性】
技术研发人员：张连谦，王萌，施平，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：