包括传输晶体管的非易失性存储器装置制造方法及图纸

一种非易失性存储器装置包括：存储器单元区域、包括外围电路区域的第一类型的半导体衬底以及多个传输晶体管，其中，外围电路区包括第一区域和第二区域，第一区域是第二类型，并且包括第一掺杂区域、以及位于第一掺杂区域之下并且被配置为具有比第一掺杂区域高的掺杂浓度的第一阱区域，第二区域是第一类型，并且包括第二掺杂区域、以及位于第二掺杂区域之下并且被配置为具有比第二掺杂区域高的掺杂浓度的第二阱区域，多个传输晶体管之中的位于第一区域上的第一传输晶体管连接到串选择线或接地选择晶体管，多个传输晶体管之中的位于第二区域上的第二传输晶体管连接到字线，其中，正电压或负电压在第二传输晶体管的操作期间被施加到第二阱区域。被施加到第二阱区域。被施加到第二阱区域。

【技术实现步骤摘要】
包括传输晶体管的非易失性存储器装置
[0001]相关申请的交叉引用
[0002]本申请要求于2021年7月19日在韩国知识产权局提交的韩国专利申请No.10
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2021
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0094092的优先权，该申请的公开内容以引用方式全部并入本文中。


[0003]本公开的示例实施例涉及一种包括传输晶体管的非易失性存储器装置。

技术介绍

[0004]非易失性存储器包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。
[0005]根据半导体制造技术的进步，正在进行实现具有三维结构的非易失性存储器的尝试。与二维结构相比，三维结构可以在使用相同芯片面积的同时提供增加数量的存储器单元。然而，具有三维结构的非易失性存储器可能具有的问题在于，与二维结构相比，工艺难度更高，并且可能产生无意的噪声。
[0006]具体地，当传输晶体管的阈值电压改变时，可能存在的问题在于，与传输晶体管的输入电压相比，传输晶体管的输出电压相当低。由于半导体衬底本身的体效应，传输晶体管的阈值电压可以在特定条件下被改变。

技术实现思路

[0007]本公开的示例实施例提供了一种被配置为减小或最小化由体效应导致的传输晶体管的阈值电压的变化的非易失性存储器装置。
[0008]根据一些示例实施例，提供了一种非易失性存储器装置。非易失性存储器装置包括：存储器单元区域，其包括多个单元晶体管；第一类型的半导体衬底，其包括外围电路区域，外围电路区域包括被配置为控制多个单元晶体管的电路；以及多个传输晶体管，其位于半导体衬底的外围电路区域上，其中，外围电路区域包括第一区域和第二区域，第一区域和第二区域被掺杂至位于半导体衬底的上部处的预定的或可替换地期望的深度，同时通过植入区域彼此绝缘，其中，第一区域是与第一类型不同的第二类型，并且包括第一掺杂区域、以及位于第一掺杂区域之下并且被配置为具有比第一掺杂区域高的掺杂浓度的第一阱区域，其中，第二区域是第一类型，并且包括第二掺杂区域、以及位于第二掺杂区域之下并且被配置为具有比第二掺杂区域高的掺杂浓度的第二阱区域，其中，多个传输晶体管之中的位于第一区域上的第一传输晶体管连接到串选择线或接地选择晶体管，其中，多个传输晶体管之中的位于第二区域上的第二传输晶体管连接到字线，其中，正电压或负电压在第二传输晶体管的操作期间被施加到第二阱区域。
[0009]根据一些示例实施例，提供了一种非易失性存储器装置。非易失性存储器装置包括：存储器单元阵列，其包括多个存储器块；以及行解码器块，其经由接地选择线、字线和串
选择线连接到多个存储器块，其中，行解码器块包括：半导体衬底；第一传输晶体管，其位于半导体衬底的第一区域上，并且连接到接地选择线；第二传输晶体管，其位于半导体衬底的第二区域上，并且连接到字线；以及第三传输晶体管，其位于半导体衬底的第三区域上，并且连接到串选择线，其中，第一区域、第二区域和第三区域中的每一个是从半导体衬底,的顶表面被掺杂到预定的或可替换地期望的深度的区域，其中，第一区域、第二区域和第三区域在半导体衬底处通过植入区域彼此绝缘，其中，植入区域包括侧壁区域和深阱区域，侧壁区域围绕第一区域、第二区域和第三区域中的每一个的侧壁，深阱区域围绕第一区域、第二区域和第三区域中的每一个的底表面，其中，第二区域包括掺杂区域、以及在掺杂区域之下以比掺杂区域高的浓度的阱区域，其中，正电压或负电压被施加到阱区域。
[0010]根据一些示例实施例，提供了一种非易失性存储器装置。非易失性存储器装置包括：存储器单元阵列，其包括多个存储器块；以及行解码器块，其经由接地选择线、字线、伪字线和串选择线连接到多个存储器块，其中，行解码器块包括：半导体衬底；第一传输晶体管，其位于半导体衬底的第一区域上，并且连接到接地选择线；第二传输晶体管，其位于半导体衬底的第二区域上，并且连接到字线或伪字线；以及第三传输晶体管，其位于半导体衬底的第三区域上，并且连接到串选择线，其中，第一区域、第二区域和第三区域中的每一个是从半导体衬底的顶表面掺杂至预定的或可替换地期望的深度的区域，其中，半导体衬底包括侧壁区域和深阱区域，侧壁区域围绕第一区域、第二区域和第三区域中的每一个的侧壁，深阱区域围绕第一区域、第二区域和第三区域中的每一个的底表面，其中，植入区域是以预定的或可替换的、期望的浓度掺杂的区域，并且使第一区域、第二区域和第三区域彼此绝缘，其中，第一区域包括第一掺杂区域、以及在第一掺杂区域之下以比第一掺杂区域高的浓度掺杂的第一阱区域，其中，第二区域包括第二掺杂区域、以及在第二掺杂区域之下以比第二掺杂区域高的浓度掺杂的第二阱区域，其中，具有比第二传输晶体管的输入电压信号低的电平的电压信号经由延伸穿过第二掺杂区域的接触件被施加到第二阱区域。
附图说明
[0011]图1是示意性地示出根据本公开的示例实施例的非易失性存储器装置的构成元件的一部分的示图。
[0012]图2是示出在外围电路区域和存储器单元区域在第三方向上彼此分离的状态下的图1的非易失性存储器装置的示图。
[0013]图3是示出图1和图2中所示的存储器单元区域的结构的示图。
[0014]图4是示出一个单元结构的物理结构的示图。
[0015]图5是图1和图2的外围电路区域和存储器单元区域的示意性截面图。
[0016]图6是图1和图2的外围电路区域和存储器单元区域的示意性截面图。
[0017]图7是与图5和图6的沟道区域对应的示意性电路图。
[0018]图8是示意性地示出图1和图2的第一暴露区域或第二暴露区域的平面图。
[0019]图9是沿图8中的线I
‑
I
’
截取的示意性截面图。
[0020]图10A和图10B是解释根据一个实验示例的本公开的示例实施例的效果的曲线图。
[0021]图11是示出根据本公开的示例实施例的非易失性存储器装置的框图。
[0022]图12是示出与图11中的一个存储器块对应的解码器块的构成元件的一部分的框
图。
具体实施方式
[0023]图1是示意性地示出根据本公开的示例实施例的非易失性存储器装置的构成元件的一部分的示图。
[0024]参照图1，非易失性存储器装置10可以包括形成在半导体衬底中和/或半导体衬底上的外围电路区域100和存储器单元区域200。在示例实施例中，存储器单元区域200可以具有与在第一方向D1和第二方向D2上形成的平面平行的板的形式。存储器单元区域200可以安装在外围电路区域100的顶表面(例如，在第三方向D3上的平面)上。
[0025]图2是示出在外围电路区域和存储器单元区域在第三方向上彼此分离的状态下的图1的非易失性存储器装置的示图。
[0026]参照图1和图2，存本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种非易失性存储器装置，包括：存储器单元区域，其包括多个单元晶体管；第一类型的半导体衬底，其包括外围电路区域，所述外围电路区域包括被配置为控制所述多个单元晶体管的电路；以及多个传输晶体管，其位于所述半导体衬底的外围电路区域上；其中，所述外围电路区域包括第一区域和第二区域，所述第一区域和所述第二区域被掺杂至位于所述半导体衬底的上部处的深度，同时通过植入区域彼此绝缘，其中，所述第一区域是与所述第一类型不同的第二类型，并且包括第一掺杂区域、以及位于所述第一掺杂区域之下并且被配置为具有比所述第一掺杂区域高的掺杂浓度的第一阱区域，其中，所述第二区域是所述第一类型，并且包括第二掺杂区域、以及位于所述第二掺杂区域之下并且被配置为具有比所述第二掺杂区域高的掺杂浓度的第二阱区域，其中，所述多个传输晶体管之中的位于所述第一区域上的第一传输晶体管连接到串选择线或接地选择晶体管，其中，所述多个传输晶体管之中的位于所述第二区域上的第二传输晶体管连接到字线，其中，正电压或负电压在所述第二传输晶体管的操作期间被施加到所述第二阱区域。2.根据权利要求1所述的非易失性存储器装置，其中：所述第一类型是P型；并且所述第二类型是N型。3.根据权利要求2所述的非易失性存储器装置，其中：所述第一传输晶体管是P型金属氧化物半导体晶体管；并且所述第二传输晶体管是N型金属氧化物半导体晶体管。4.根据权利要求2所述的非易失性存储器装置，其中：所述第一阱区域是所述第二类型；并且所述第二阱区域是所述第一类型。5.根据权利要求2所述的非易失性存储器装置，其中，所述植入区域是所述第二类型。6.根据权利要求1所述的非易失性存储器装置，其中，所述植入区域包括侧壁区域和深阱区域，所述侧壁区域围绕所述第一区域和所述第二区域中的每一个的侧表面，所述深阱区域围绕所述第一区域和所述第二区域中的每一个的底表面。7.根据权利要求6所述的非易失性存储器装置，其中，所述第一阱区域和所述第二阱区域直接位于所述深阱区域上。8.根据权利要求6所述的非易失性存储器装置，其中，所述侧壁区域包括位于所述第一区域与所述第二区域之间的区域。9.根据权利要求1所述的非易失性存储器装置，其中，正电压或负电压被配置为施加到所述植入区域。10.根据权利要求9所述的非易失性存储器装置，其中，与被施加到所述第二阱区域的所述正电压或所述负电压相同的电压被配置为施加到所述植入区域。11.根据权利要求10所述的非易失性存储器装置，其中，接地电压被配置为施加到所述
半导体衬底。12.根据权利要求9所述的非易失性存储器装置，其中，被配置为施加到所述第二阱区域的电压信号的电压电平不高于所述第二传输晶体管的输入电压信号的电压电平。13.根据权利要求1所述的非易失性存储器装置，还包括：接触件，其延伸穿过所述第二掺杂区域，并且被配置为将电压信号供应到所述第二阱区域。14.根据权利要求1所述的非易失性存储器装置，其中：所述外围电路区域还包括通过所述植入区域与所述第一区域和所述第二区域绝缘的第三区域；所述第二区域位于所述第一区域与所述第三区域之间；所述多个传输晶体管之中的位于所述第一区域上的所述第一传输晶体管连接到所述串选择线；以及所述多个传输晶体管之中的位于所述第三区域上的第三传输晶体管连接到所述...

【专利技术属性】
技术研发人员：李泽徽，李载德，李豪峻，张盛弼，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：