半导体器件的制造方法、半导体器件及电子设备技术

本申请提供一种半导体器件的制造方法、半导体器件及电子设备，通过在完成肖特基接触孔刻蚀之后，形成覆盖栅氧化层和沟槽多晶硅的本征多晶硅层，在后续形成肖特基势垒金属层之后，所述肖特基势垒金属层可以与覆盖于所述栅氧化层上的所述本征多晶硅层反应，从而在所述栅氧化层上也生成势垒金属硅化物层，如此，在后续形成接触金属层后，所述接触金属层不会与所述外延层接触，从而可以在很精准的控制接触孔刻蚀的深度和刻蚀速率的片内均匀性以及势垒厚度的情况下，减少沟槽肖特基二极管中接触金属层与外延层直接接触的风险。金属层与外延层直接接触的风险。金属层与外延层直接接触的风险。

【技术实现步骤摘要】
半导体器件的制造方法、半导体器件及电子设备


[0001]本申请涉及半导体器件制造领域，具体而言，涉及一种半导体器件的制造方法、半导体器件及电子设备。

技术介绍

[0002]沟槽型肖特基二极管是常见的半导体功率器件，是利用金属半导体硅的MOS效应而专利技术出来的。其主要特点是随着反向电压的升高，通过MOS效应沟槽之间提前夹断，电场强度在达到硅表面之前降为零，避免在表面击穿，提高了阻断能力。
[0003]由于势垒合金后栅氧上并不会形成势垒金属硅化物层，很容易存在接触金属直接接触到外延层而造成漏电，因此在现有的沟槽型肖特基二极管制造过程中，很难精准的控制接触孔刻蚀的深度和刻蚀速率的片内均匀性，以及势垒厚度，导致产品良率低。

技术实现思路

[0004]为了克服现有技术中的上述不足，本申请的目的在于提供一种半导体器件的制造方法，所述方法包括：
[0005]提供一外延层，所述外延层包括相对的第一表面和第二表面；
[0006]在所述外延层的第一表面形成沟槽；
[0007]在所述沟槽内形成栅氧化层；
[0008]在所述沟槽内填充沟槽多晶硅；
[0009]形成暴露出所述外延层的第一表面的肖特基接触孔；
[0010]在所述外延层的第一表面设置本征多晶硅层，使所述本征多晶硅层覆盖暴露出的所述外延层、所述沟槽多晶硅及所述栅氧化层；
[0011]在所述本征多晶硅层上形成肖特基势垒金属层；
[0012]对所述肖特基势垒金属层进行势垒金属合金反应，使所述肖特基势垒金属层与所述本征多晶硅层发生合金反应形成势垒金属硅化物层；
[0013]在所述势垒金属硅化物层远离所述外延层的一侧形成接触金属层；
[0014]在所述外延层的第二表面形成背面金属层。
[0015]在一种可能的实现方式中，所述对所述肖特基势垒金属层进行势垒金属合金反应的步骤，包括：
[0016]对所述肖特基势垒金属层进行势垒金属合金反应，使所述肖特基势垒金属层与所述本征多晶硅层及至少部分所述外延层发生合金反应形成势垒金属硅化物层。
[0017]在一种可能的实现方式中，所述对所述肖特基势垒金属层进行势垒金属合金反应的步骤，包括：
[0018]在温度为300～800℃的环境中对所述肖特基势垒金属层进行10～100秒的势垒金属合金反应。
[0019]在一种可能的实现方式中，所述在所述外延层的第一表面设置本征多晶硅层的步
骤，包括：
[0020]采用低压力化学气相沉积法在所述外延层的一面沉积形成500到2000埃的本征多晶硅层。
[0021]在一种可能的实现方式中，所述在所述外延层的第一表面形成沟槽的步骤，包括：
[0022]在所述第一表面形成表面氧化层；
[0023]对所述表面氧化层进行光刻，形成第一开口；
[0024]从所述第一开口对所述外延层上进行刻蚀形成沟槽；
[0025]对所述表面氧化层进行去除。
[0026]在一种可能的实现方式中，所述在所述沟槽内填充沟槽多晶硅的步骤之后，所述方法还包括：
[0027]对所述沟槽多晶硅进行回刻，以使位于所述沟槽中的沟槽多晶硅低于的外延层的第一表面。
[0028]在一种可能的实现方式中，所述形成暴露出所述外延层的第一表面的肖特基接触孔的步骤，包括：
[0029]在所述表面氧化层远离所述外延层的一面形成二氧化硅层；
[0030]对所述二氧化硅层进行光刻形成第二开口；
[0031]从所述第二开口进行所述肖特基接触孔的刻蚀，以暴露出所述外延层。
[0032]在一种可能的实现方式中，所述对所述肖特基势垒金属层进行势垒金属合金反应的步骤之后，所述方法还包括：
[0033]对未参与反应的所述肖特基势垒金属层进行去除。
[0034]本申请的另一目的在于提供一种半导体器件，所述半导体器件通过本申请提供的所述半导体器件制造方法制成。
[0035]本申请的另一目的在于提供一种电子设备，所述电子设备包括本申请提供的所述半导体器件。
[0036]相对于现有技术而言，本申请具有以下有益效果：
[0037]本申请提供一种半导体器件的制造方法、半导体器件及电子设备，通过在完成肖特基接触孔刻蚀之后，形成覆盖所述栅氧化层和所述沟槽多晶硅的本征多晶硅层，在后续形成肖特基势垒金属层之后，所述肖特基势垒金属层可以与覆盖于所述栅氧化层上盖的所述本征多晶硅层反应，从而在所述栅氧化层上也生成势垒金属硅化物层，如此，在后续形成接触金属层后，所述接触金属层不会与所述外延层接触，从而可以在很精准的控制接触孔刻蚀的深度和刻蚀速率的片内均匀性以及势垒厚度的情况下，减少沟槽肖特基二极管中接触金属层与外延层直接接触的风险。
附图说明
[0038]为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
[0039]图1为现有技术中半导体器件制造过程的示意图之一；
[0040]图2为现有技术中半导体器件制造过程的示意图之二；
[0041]图3为现有技术中半导体器件制造过程的示意图之三；
[0042]图4为现有技术中半导体器件制造过程的示意图之四；
[0043]图5为本实施例提供的半导体器件的制造方法的流程示意图；
[0044]图6为本实施例提供的半导体器件的制造过程的示意图之一；
[0045]图7为本实施例提供的半导体器件的制造过程的示意图之二；
[0046]图8为本实施例提供的半导体器件的制造过程的示意图之三；
[0047]图9为本实施例提供的半导体器件的制造过程的示意图之四；
[0048]图10为本实施例提供的半导体器件的制造过程的示意图之五；
[0049]图11为本实施例提供的半导体器件的制造过程的示意图之六；
[0050]图12为本实施例提供的半导体器件的制造过程的示意图之七；
[0051]图13为本实施例提供的半导体器件的制造过程的示意图之八；
[0052]图14为本实施例提供的半导体器件的制造过程的示意图之九；
[0053]图15为本实施例提供的半导体器件的制造过程的示意图之十；
[0054]图16为本实施例提供的半导体器件的制造过程的示意图之十一。
具体实施方式
[0055]为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
[0056]因此，以下对在附图中提供的本申请本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，所述方法包括：提供一外延层，所述外延层包括相对的第一表面和第二表面；在所述外延层的第一表面形成沟槽；在所述沟槽内形成栅氧化层；在所述沟槽内填充沟槽多晶硅；形成暴露出所述外延层的第一表面的肖特基接触孔；在所述外延层的第一表面设置本征多晶硅层，使所述本征多晶硅层覆盖暴露出的所述外延层、所述沟槽多晶硅及所述栅氧化层；在所述本征多晶硅层上形成肖特基势垒金属层；对所述肖特基势垒金属层进行势垒金属合金反应，使所述肖特基势垒金属层与所述本征多晶硅层发生合金反应形成势垒金属硅化物层；在所述势垒金属硅化物层远离所述外延层的一侧形成接触金属层；在所述外延层的第二表面形成背面金属层。2.根据权利要求1所述的方法，其特征在于，所述对所述肖特基势垒金属层进行势垒金属合金反应的步骤，包括：对所述肖特基势垒金属层进行势垒金属合金反应，使所述肖特基势垒金属层与所述本征多晶硅层及至少部分所述外延层发生合金反应形成势垒金属硅化物层。3.根据权利要求2所述的方法，其特征在于，所述对所述肖特基势垒金属层进行势垒金属合金反应的步骤，包括：在温度为300～800℃的环境中对所述肖特基势垒金属层进行10～100秒的势垒金属合金反应。4.根据权利要求1所述的方法，其特征在于，所述在所述外延层的第一表面设置本征多晶硅层的步骤，包括：...

【专利技术属性】
技术研发人员：孙建国，迟永欣，耿智蔷，白金，
申请(专利权)人：吉林华微电子股份有限公司，
类型：发明
国别省市：