一个实施方式提供能够以高传送速率进行数据的输入输出的半导体存储装置以及存储系统。根据一个实施方式，半导体存储装置具备多个第1芯片和第2芯片。第2芯片经由M个第2通道与多个第1芯片连接。第2芯片在以每一个第2通道的传送速率的N倍的传送速率经由第1通道接收到第1数据的情况下，通过以第1通道的总线宽度为单位将第1数据分为N个来经由N个第2通道并行地发送给N个第1芯片。第2芯片在从M个第2通道中的L个第2通道并行地接收到L个第3数据的情况下，以第1通道的总线宽度为单位依次对L个第3数据进行结合，并以每一个第2通道的传送速率的L倍的传送速率经由第1通道进行发送。速率的L倍的传送速率经由第1通道进行发送。速率的L倍的传送速率经由第1通道进行发送。
【技术实现步骤摘要】
半导体存储装置以及存储系统
[0001]本申请享受以日本特许申请2021－47485号(申请日：2021年3月22日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
[0002]本实施方式涉及半导体存储装置以及存储系统。
技术介绍
[0003]存在一种在连接于主机的外部端子组与多个存储芯片之间配置有桥芯片的半导体存储装置。在半导体存储装置中，经由桥芯片进行从主机向多个存储芯片的访问。半导体存储装置被期望能够在主机与存储芯片之间以尽可能高的传送速率进行数据的输入输出。
技术实现思路
[0004]一个实施方式的目的在于提供能够以高传送速率进行数据的输入输出的半导体存储装置以及存储系统。
[0005]根据一个实施方式，半导体存储装置具备第2芯片和多个第1芯片。第2芯片能够经由第1通道与主机连接，经由M个第2通道与多个第1芯片连接，其中，M为2以上的自然数。第2芯片在以每一个第2通道的传送速率的N倍的传送速率经由第1通道接收到第1数据的情况下，通过将第1数据以第1通道的总线宽度为单位分为N个来将第1数据分割为N个第2数据。并且，第2芯片经由M个第2通道中的N个第2通道并行地向多个第1芯片中的与N个第2通道对应的N个第1芯片发送N个第2数据，其中，N为2以上且M以下的自然数。第2芯片在从M个第2通道中的L个第2通道并行地接收到L个第3数据的情况下，通过以第1通道的总线宽度为单位对L个第3数据进行结合来生成一个第4数据，并以每一个第2通道的传送速率的L倍的传送速率经由第1通道进行发送，其中，L为2以上且M以下的自然数。
附图说明
[0006]图1是表示第1实施方式涉及的存储系统的构成的一个例子的示意性的图。
[0007]图2是对速度倍率设定值为“1”的情况下的第1实施方式涉及的基于桥芯片的数据传送进行说明的图。
[0008]图3是对速度倍率设定值为“2”的情况下的第1实施方式涉及的基于桥芯片的数据传送进行说明的图。
[0009]图4是对速度倍率设定值为“4”的情况下的第1实施方式涉及的基于桥芯片的数据传送进行说明的图。
[0010]图5是用于对第1实施方式的分割结合电路的数据的分割方法进行说明的示意性的图。
[0011]图6是表示第1实施方式的分割结合电路所具备的用于将经由主机侧通道接收到的数据分割为两个的部分电路的结构的一个例子的示意性的图。
[0012]图7是用于对第1实施方式的分割结合电路的数据的结合方法进行说明的示意性的图。
[0013]图8是表示第1实施方式的分割结合电路所具备的用于对分别从不同的NAND侧通道接收到的两个数据进行结合的部分电路的结构的一个例子的示意性的图。
[0014]图9是表示第1实施方式涉及的对速度倍率设定进行设定的动作的一个例子的流程图。
[0015]图10是表示第1实施方式的存储系统的写动作中的各种信号的波形的时序图。
[0016]图11是表示第1实施方式的存储系统的读动作中的各种信号的波形的时序图。
[0017]图12是表示第2实施方式涉及的存储系统的构成的一个例子的示意性的图。
[0018]图13是用于对第2实施方式的分割结合电路的数据的分割方法进行说明的示意性的图。
[0019]图14是表示第2实施方式的分割结合电路所具备的用于将经由主机侧通道接收到的数据分割为两个的部分电路的结构的一个例子的示意性的图。
[0020]图15是用于对第2实施方式的分割结合电路的数据的结合方法进行说明的示意性的图。
[0021]图16是表示用于对分别经由不同的NAND侧通道接收到的两个数据进行结合的部分电路的结构的一个例子的图。
[0022]图17是表示第2实施方式的存储系统的写动作中的各种信号的波形的时序图。
[0023]图18是表示第2实施方式的存储系统的读动作中的各种信号的波形的时序图。
[0024]图19是表示第2实施方式的变形例1涉及的主机侧通道(即通道CH0)的构成的示意性的图。
[0025]图20是用于对第2实施方式的变形例1涉及的分割结合电路的动作进行说明的示意性的图。
[0026]图21是表示第2实施方式的变形例1涉及的存储系统的动作时的各种信号的波形的时序图。
[0027]图22是表示第2实施方式的变形例2涉及的主机侧通道的构成的示意性的图。
[0028]图23是表示第2实施方式的变形例2涉及的存储系统的动作时的各种信号的波形的时序图。
[0029]图24是表示第3实施方式涉及的存储系统的构成的一个例子的示意性的图。
[0030]标号说明
[0031]SYS、SYSa、SYSb存储系统；1、1a、1b半导体存储装置；HA主机；BC、BCa、BCb桥芯片；CP存储芯片；CH0、CH1、CH2、CH3、CH4通道；10外部端子组；101、101b第1接口；102、102－1、102－2、102－3、102－4、102b、102b－1、102b－2第2接口；103、103a、103b控制器；111命令解码器；112、112a分割结合电路；113屏蔽电路；114寄存器；115多路复用器(multiplexer)、116速度倍率设定值；201、201a、202、202a部分电路。
具体实施方式
[0032]实施方式涉及的存储系统具备主机和半导体存储装置。半导体存储装置具备桥芯片和多个存储芯片。多个存储芯片是第1芯片组的一个例子。桥芯片是第2芯片的一个例子。
[0033]多个存储芯片经由桥芯片而与主机连接。存储芯片例如是具有NAND型闪速存储器等的非易失性存储器的存储芯片。
[0034]在半导体存储装置中，为了对存储系统的存储容量进行扩展，所搭载的存储芯片数逐渐变多。此时，为了减少与各存储芯片的连接有关的电负载，存储器供应商将桥芯片配置在主机与多个存储芯片之间。
[0035]在实施方式中，在桥芯片连接有分别连接了一个以上的存储芯片的M个(其中，M为2以上的自然数)通道。由此，多个存储芯片经由M个通道而连接于桥芯片。桥芯片通过并联地使用N个(其中，N为2以上且M以下的自然数)通道来对N个存储芯片并行地进行数据传送，并且，对主机进行每一个通道的传送速率的N倍的传送速率的数据传送。由此，半导体存储装置能够以高传送速率进行数据的输入输出。
[0036]以下参照附图对实施方式涉及的半导体存储装置以及存储系统进行详细的说明。此外，并不是由这些实施方式限定本专利技术。
[0037](第1实施方式)
[0038]图1是表示第1实施方式涉及的存储系统SYS的构成的一个例子的示意性的图。
[0039]存储系统SYS包括具有外部端子组10的半导体存储装置1和主机HA。半导体存储装置1具备桥芯片BC和多个存储芯片CP。在图1所示的例子中，半导体存储装置1具备16个存储芯片CP(即存储芯片CP1－1～CP1－4、CP2－1本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体存储装置，具备第2芯片和多个第1芯片，所述第2芯片，能够经由第1通道与主机连接，经由M个第2通道与所述多个第1芯片连接，其中，M为2以上的自然数，在以每一个第2通道的传送速率的N倍的传送速率经由所述第1通道接收到第1数据的情况下，通过将所述第1数据以所述第1通道的总线宽度为单位分为N个来将所述第1数据分割为N个第2数据，经由所述M个第2通道中的N个第2通道并行地向所述多个第1芯片中的与所述N个第2通道对应的N个第1芯片发送所述N个第2数据，其中，N为2以上且M以下的自然数，在从所述M个第2通道中的L个第2通道并行地接收到L个第3数据的情况下，通过以所述第1通道的总线宽度为单位对所述L个第3数据进行结合来生成一个第4数据，并以每一个第2通道的传送速率的L倍的传送速率经由所述第1通道进行发送，其中，L为2以上且M以下的自然数。2.根据权利要求1所述的半导体存储装置，所述第2芯片从所述主机接收所述N的设定值。3.一种半导体存储装置，具备第2芯片和多个第1芯片，所述第2芯片，能够经由第1通道与主机连接，经由M个第2通道与所述多个第1芯片连接，其中，M为2以上的自然数，在以每一个第2通道的传送速率的N倍的传送速率经由所述第1通道接收到第1数据的情况下，通过按所述第1通道的总线宽度的单位将所述第1数据分割为比所述第1通道的总线宽度小的位宽度的数据来将所述第1数据分割为N个第2数据，将所述N个第2数据各自的位宽度变换为与每个第2通道的总线宽度相等的位宽度，然后，经由所述M个第2通道中的N个第2通道并行地向所述多个第1芯片中的与所述N个第2通道对应的N个第1芯片发送所述N个第2数据，其中，N为2以上且M以下的自然数，在从所述M个第2通道中的L个第2通道并行地接收到L个第3数据的情况下，将所述L个第3数据各自的位宽度变换为比所述第1通道的位宽度小的位宽度，然后，以每个第2通道的传送速率的L倍的传送速率经由所述第1通道发送第4数据，所述第4数据是在位宽度方向上结合所述L个第3数据而得到的数据，其中，L为2以上且M以下的自然数。4.根据权利要求3所述的半导体存储装置，所述第2芯片从所述主机接收所述N的设定值。5.根据权利要求3所述的半导体存储装置，所述第1通道包括传送数据的第1信号线和分别个别地传送对所述第1信号线中的数据传送进行控制的第1控制信号的K个第2信号线组，其中，K为2以上且M以下的自然数，所述N和所述L能够设定为所述K以下的值，所述第1通道的总线宽度为所述第1信号线的总线宽度，所述第2芯片构成为能够根据分别在所述K个第2信号线组中的N个或者L个第2信号线组中传送的所述第1控制信号，非同步地执行比所述第1信号线的总线宽度小的位宽度的N系统或者L系统的数据传送。
6.根据权利要求4所述的半导体存储装置，所述第1通道包括传送数据的第1信号线和分别个别地传送对所述第1信号线中的数据传送进行控制的第1控制信号的K个第2信号线组，其中，K为2以上且M以下的自然数，所述N和...
【专利技术属性】
技术研发人员：大友吾一，松寺克树，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：
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