选择栅极栅极诱导漏极泄漏增强制造技术

本申请涉及选择栅极栅极诱导漏极泄漏增强。各种应用可包含存储器装置，其设计成在存储器擦除操作期间提供增强型栅极诱导漏极泄漏GIDL电流。在将电压施加到最顶部选择栅极晶体管的所述栅极后，可通过增强所述最顶部选择栅极晶体管的沟道结构中的电场将增强型操作提供到存储器单元串。可通过使用分割式插塞作为接触件将此电场提供到所述最顶部选择栅极晶体管的所述沟道结构，其中所述分割式插塞具有接触所述沟道结构的一或多个导电区和接触所述沟道结构的一或多个非导电区。所述分割式插塞可为数据线与所述沟道结构之间的接触件的部分。论述额外装置、系统和方法。系统和方法。系统和方法。

【技术实现步骤摘要】
选择栅极栅极诱导漏极泄漏增强


[0001]本公开的实施例大体上涉及存储器装置和存储器装置的操作，且更确切地说涉及与存储器装置的擦除操作相关的结构和方法。

技术介绍

[0002]存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，包含易失性和非易失性存储器。易失性存储器需要电力来维持其数据，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)等等。非易失性存储器可在不被供电时保持所存储数据，且包含快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)、电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)、磁阻式随机存取存储器(MRAM)或三维(3D)XPoint
TM
存储器等等。3DX
‑
Point存储器为具有可堆叠交叉网格数据存取阵列的非易失性存储器(NVM)技术，其中位存储是基于体电阻的改变。
[0003]快闪存储器用作广泛范围的电子应用的非易失性存储器。快闪存储器装置通常包含允许高存储器密度、高可靠性和低功耗的单晶体管、浮动栅极或电荷阱存储器单元的一或多个群组。两种常见类型的快闪存储器阵列架构包含NAND和NOR架构，所述架构以每一个的基本存储器单元配置所布置的逻辑形式来命名。存储器阵列的存储器单元通常布置成矩阵。在实例中，阵列的一行中的每个浮动栅极存储器单元的栅极耦合到存取线(例如，字线)。在NOR架构中，阵列的一列中的每个存储器单元的漏极耦合到数据线(例如位线)。在NAND架构中，阵列的串中的每个存储器单元的漏极在源极线与数据线之间以源极到漏极方式串联耦合在一起。
[0004]使用用于存储器装置(例如NAND存储器装置)的3D架构可提供高于平面结构的增加的容量。用于3D结构的存储器阵列可包含作为存储器单元串的竖直地堆叠的存储器单元。在选择用于存取给定存储器单元的一或多个串中，门控结构可位于这些串的顶部和底部，其中存储器单元在其间存储数据。门控结构可包含其漏极在串的一端处耦合到数据线(例如位线)的选择栅极晶体管，和其源极在串的另一端处耦合到源极线的选择栅极晶体管。
[0005]在NAND快闪装置中，通过将较高正电压施加到串主体来对存储器单元串执行擦除操作。在3D NAND架构的情况下，在存储器单元的串主体电隔离的情况下，可产生空穴且注入串主体中，以便在串的存储器单元的擦除期间维持串中的正电势。栅极诱导漏极泄漏(GIDL)为实现高性能和可靠擦除操作的技术。由于漏极接合点中的大场效应，因此其为例如绝缘栅极场效应晶体管(IGFET)的装置中的泄漏机制。增强3D NAND快闪存储器装置中的GIDL操作的现有方法包含尝试最优化选择晶体管到存储器单元串的装置掺杂分布使得选择晶体管的接合点突然。在3D NAND快闪存储器装置中的竖直串中具有浮动沟道结构的存储器单元的层的数目上升到数百的情况下，重要的是在擦除操作期间提供足够GIDL电流。

技术实现思路

[0006]本申请的方面涉及一种存储器装置，其包括：存储器单元串；数据线；晶体管，其将数据线耦合到存储器单元串，晶体管具有沟道结构和栅极，沟道结构与栅极分离；以及插塞，其将数据线耦合到沟道结构，其中插塞覆盖沟道结构，插塞具有接触沟道结构的一或多个导电区和接触沟道结构的一或多个非导电区，使得插塞为数据线与沟道结构之间的分割式接触件。
[0007]本申请的另一方面涉及一种存储器系统，其包括：多个存储器装置，其中存储器装置中的一或多个包含：数据线；存储器阵列，其具有存储器单元串，其中每个串形成在支柱中且耦合到形成在支柱中的晶体管，晶体管将串耦合到数据线中的一个数据线，晶体管具有沟道结构和栅极，沟道结构与栅极分离，晶体管结构化有接触插塞以耦合到数据线的沟道结构，其中插塞覆盖沟道结构，插塞具有接触沟道结构的一或多个导电区和接触沟道结构的一或多个非导电区，使得插塞为数据线与沟道结构之间的分割式接触件；以及存储器控制器，其包含处理电路系统，所述处理电路系统包含一或多个处理器，存储器控制器配置成执行包括通过将擦除电压施加到晶体管的栅极来对存储器阵列的所选串执行擦除操作的操作，所述晶体管将所选串耦合到与所选串相关联的数据线。
[0008]本申请的又一方面涉及一种形成存储器装置的存储器阵列的方法，所述方法包括：形成存储器单元串；形成将数据线耦合到存储器单元串的晶体管，包含形成具有沟道结构和栅极的晶体管，沟道结构与栅极分离；形成插塞以将数据线耦合到沟道结构，其中插塞覆盖沟道结构，使得插塞具有接触沟道结构的一或多个导电区和接触沟道结构的一或多个非导电区，使得插塞为沟道结构的分割式接触件；以及形成耦合到插塞的数据线。
附图说明
[0009]未必按比例绘制的图式通过实例而非作为限制大体上说明本文件中论述的各种实施例。
[0010]图1为根据各种实施例的存储器裸片的三维存储器阵列的表示，其中三维存储器阵列具有包含多个子块的存储器块。
[0011]图2说明根据各种实施例的具有用于提供将数据线耦合到晶体管的沟道结构的导电接触件的分割式插塞的支柱的顶部的侧视图。
[0012]图3说明根据各种实施例的图2的结构的俯视图。
[0013]图4A到C说明根据各种实施例的具有晶体管的沟道结构的分割式插塞的接口相对于晶体管的栅极的三个不同布置。
[0014]图5说明根据各种实施例的具有用于处理用于将数据线耦合到存储器阵列的支柱中的选择晶体管中的沟道结构的分割式插塞的图案的掩模的实例。
[0015]图6说明根据各种实施例的包含具有多个存储器单元的存储器阵列和提供与存储器阵列通信或对存储器阵列执行一或多个存储器操作的一或多个电路或组件的实例存储器装置的功能框图。
[0016]图7为根据各种实施例的形成存储器装置的存储器阵列的实例方法的特征的流程图。
[0017]图8为根据各种实施例的形成将数据线耦合到沟道结构的插塞，将分割式接触件
提供到沟道结构的实例方法的特征的流程图。
[0018]图9为根据各种实施例的具有一或多个存储器装置的实例机器的框图，所述一或多个存储器装置结构化以增强在擦除操作期间将数据线耦合到一或多个存储器装置的存储器阵列中的存储器单元串的选择栅极晶体管中的带间隧穿。
具体实施方式
[0019]以下详细描述指借助于图示展示可实施的各种实施例的附图。足够详细地描述这些实施例以使得本领域的一般技术人员能够实践这些及其它实施例。可利用其它实施例，且可对这些实施例作出结构性、逻辑、机械和电性改变。各种实施例不必互相排斥，因为一些实施例可以与一或多个其它实施例组合以形成新的实施例。因此，以下详细描述不应被视为具有限制意义。
[0020]通过解码器存取快闪存储器装置的NOR和NAND快闪架构半导体存储器阵列两者，所述解码器通过选择耦合到特定存储器单元的栅极的存取线(WL)来激活特本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器装置，其包括：存储器单元串；数据线；晶体管，其将所述数据线耦合到所述存储器单元串，所述晶体管具有沟道结构和栅极，所述沟道结构与所述栅极分离；以及插塞，其将所述数据线耦合到所述沟道结构，其中所述插塞覆盖所述沟道结构，所述插塞具有接触所述沟道结构的一或多个导电区和接触所述沟道结构的一或多个非导电区，使得所述插塞为所述数据线与所述沟道结构之间的分割式接触件。2.根据权利要求1所述的存储器装置，其中所述插塞的所述一或多个导电区相对于所述沟道结构的掺杂重度掺杂。3.根据权利要求2所述的存储器装置，其中所述一或多个导电区的重度掺杂导电区的末端与所述栅极的顶部层级对准。4.根据权利要求2所述的存储器装置，其中所述一或多个导电区的重度掺杂导电区的末端在所述栅极的顶部层级上方。5.根据权利要求2所述的存储器装置，其中所述一或多个导电区的重度掺杂导电区的末端在所述栅极的顶部层级下方。6.根据权利要求1所述的存储器装置，其中所述一或多个导电区包含四个或四个以上导电区。7.根据权利要求1所述的存储器装置，其中所述晶体管的所述沟道结构的材料延伸到所述存储器单元且穿过所述存储器单元作为所述存储器单元的沟道结构，其中所述晶体管和所述存储器单元的所述沟道结构结构化为衬底上方的支柱中的圆柱形类区。8.根据权利要求1所述的存储器装置，其中所述沟道结构包围介电材料的核心，且所述一或多个非导电区包含所述介电材料。9.一种存储器系统，其包括：多个存储器装置，其中所述存储器装置中的一或多个包含：数据线；存储器阵列，其具有存储器单元串，其中每一串形成在支柱中且耦合到形成在所述支柱中的晶体管，所述晶体管将所述串耦合到所述数据线中的一个数据线，所述晶体管具有沟道结构和栅极，所述沟道结构与所述栅极分离，所述晶体管结构化有接触插塞以耦合到所述数据线的所述沟道结构，其中所述插塞覆盖所述沟道结构，所述插塞具有接触所述沟道结构的一或多个导电区和接触所述沟道结构的一或多个非导电区，使得所述插塞为所述数据线与所述沟道结构之间的分割式接触件；以及存储器控制器，其包含处理电路系统，所述处理电路系统包含一或多个处理器，所述存储器控制器配置成执行包括通过将擦除电压施加到所述晶体管的所述栅极来对所述存储器阵列的所选串执行擦除操作的操作，所述晶体管将所述所选串耦合到与所述所选串相关联的所述数据线。10.根据权利要求9所述的存储器系统，其中所述插塞的所述一或多个...

【专利技术属性】
技术研发人员：A，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：