半导体结构及其形成方法技术

一种半导体结构及其形成方法，形成方法包括：提供衬底，包括NMOS区和PMOS区；在NMOS区和PMOS区的衬底上形成分立的沟道结构，沟道结构包括一个或多个堆叠的沟道叠层，每个沟道叠层包括牺牲层以及位于牺牲层上的沟道层，NMOS区中沟道层的高宽比小于PMOS区中沟道层的高宽比，沿沟道结构的延伸方向，沟道结构包括沟道区；去除沟道区的牺牲层；去除沟道区的牺牲层后，在沟道区中，形成环绕覆盖沟道层的栅介质层；形成横跨沟道层的栅极结构，并环绕覆盖栅介质层。在NMOS区中，通过使沟道层的高宽比较小，以便于增大沟道层的宽度，从而有利于增大NMOS的工作电流，而在PMOS区中，通过使沟道层的高宽比较大，以便于增大沟道层的高度，从而有利于增大PMOS的工作电流。有利于增大PMOS的工作电流。有利于增大PMOS的工作电流。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属
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氧化物
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半导体场效应晶体管(Metal
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Oxide
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Semiconductor Field
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Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short
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channel effects)更容易发生。
[0003]因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate
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all
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around，GAA)晶体管。全包围金属栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围金属栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。

技术实现思路

[0004]本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
[0005]为解决上述问题，本专利技术实施例提供一种半导体结构，包括：衬底，包括NMOS区和PMOS区，所述NMOS区用于形成NMOS晶体管，所述PMOS区用于形成PMOS晶体管；沟道层结构，分别悬置于所述NMOS区和PMOS区的衬底上，所述沟道层结构包括一层或多层间隔设置的沟道层，其中，所述NMOS区中沟道层的高宽比小于所述PMOS区中沟道层的高宽比；栅介质层，位于所述NMOS区和PMOS区中，且环绕覆盖所述沟道层的部分顶部和部分侧壁；栅极结构，位于所述衬底上并横跨所述沟道层结构，所述栅极结构环绕覆盖所述栅介质层。
[0006]相应的，本专利技术实施例还提供一种半导体结构的形成方法，包括：提供衬底，包括NMOS区和PMOS区，所述NMOS区用于形成NMOS晶体管，所述PMOS区用于形成PMOS晶体管；在所述NMOS区和PMOS区的衬底上形成分立的沟道结构，所述沟道结构包括一个或多个堆叠的沟道叠层，每个所述沟道叠层包括牺牲层以及位于所述牺牲层上的沟道层，所述NMOS区中沟道层的高宽比小于所述PMOS区中沟道层的高宽比，沿所述沟道结构的延伸方向上，所述沟道结构包括沟道区；去除所述沟道区的牺牲层；去除所述沟道区的牺牲层后，在所述沟道区中，形成环绕覆盖所述沟道层的栅介质层；在所述衬底上形成横跨所述沟道层的栅极结构，所述栅极结构环绕覆盖所述栅介质层。
[0007]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0008]本专利技术实施例提供一种半导体结构，包括沟道层结构，分别悬置于所述NMOS区和PMOS区的衬底上，所述沟道层结构包括一层或多层间隔设置的沟道层，其中，所述NMOS区中
沟道层的高宽比小于所述PMOS区中沟道层的高宽比，栅介质层，位于所述NMOS区和PMOS区中，且环绕覆盖所述沟道层的部分顶部和部分侧壁，栅极结构，位于所述衬底上并横跨所述沟道结构，所述栅极结构环绕覆盖所述栅介质层；在半导体结构中，由于沟道层中被栅极结构所覆盖的顶部、底部和侧壁用来作为沟道，并且，由于晶向和晶面结合产生的物理现象，在NMOS中，载流子在沟道层顶部和底部的迁移率大于其在沟道层侧壁的迁移率，在PMOS中，载流子在沟道层侧壁的迁移率大于其在沟道层顶部和底部的迁移率，因此，在NMOS区中，通过使所述沟道层的高宽比较小，以便于增大所述沟道层的宽度，相应增大所述沟道层的顶部和底部尺寸，从而有利于增大所述NMOS的工作电流，而在PMOS区中，通过使所述沟道层的高宽比较大，以便于增大所述沟道层的高度，相应增大所述沟道层的侧壁尺寸，从而有利于增大所述PMOS的工作电流，综上，通过本专利技术实施例所述方案，易于同时满足NMOS和PMOS的性能需求，从而提高了半导体结构的性能。
[0009]本专利技术实施例提供的形成方法中，在所述NMOS区和PMOS区的衬底上形成分立的沟道结构，所述沟道结构包括一个或多个堆叠的沟道叠层，每个所述沟道叠层包括牺牲层以及位于所述牺牲层上的沟道层，所述NMOS区中沟道层的高宽比小于所述PMOS区中沟道层的高宽比，沿所述沟道结构的延伸方向上，所述沟道结构包括沟道区，去除所述沟道区的牺牲层，去除所述沟道区的牺牲层后，在所述沟道区中，形成环绕覆盖所述沟道层的栅介质层，在所述衬底上形成横跨所述沟道层结构的栅极结构，所述栅极结构环绕覆盖所述栅介质层；在半导体结构中，由于沟道层中被栅极结构所覆盖的顶部、底部和侧壁用来作为沟道，并且，由于晶向和晶面结合产生的物理现象，在NMOS中，载流子在沟道层顶部和底部的迁移率大于其在沟道层侧壁的迁移率，在PMOS中，载流子在沟道层侧壁的迁移率大于其在沟道层顶部和底部的迁移率，因此，在NMOS区中，通过使所述沟道层的高宽比较小，以便于增大所述沟道层的宽度，相应增大所述沟道层的顶部和底部尺寸，从而有利于增大所述NMOS的工作电流，而在PMOS区中，通过使所述沟道层的高宽比较大，以便于增大所述沟道层的高度，相应增大所述沟道层的侧壁尺寸，从而有利于增大所述PMOS的工作电流，综上，通过本专利技术实施例所述方案，易于同时满足NMOS和PMOS的性能需求，从而提高了半导体结构的性能。
附图说明
[0010]图1是一种半导体结构的形成方法对应的结构示意图；
[0011]图2是本专利技术半导体结构一实施例的结构示意图；
[0012]图3至图15是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图；
[0013]图16至图17是本专利技术半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
[0014]目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
[0015]图1是一种半导体结构的形成方法对应的结构示意图。
[0016]参考图1，提供衬底10，包括用于形成PMOS晶体管的PMOS区10P、以及用于形成NMOS晶体管的NMOS区10N；在所述NMOS区10N和PMOS区10P的衬底10上形成悬置于所述衬底10上并分立的沟道层结构24，所述沟道层结构24包括一层或多层间隔设置的沟道层21；在所述衬底10上形成横跨所述沟道层结构24的栅极结构70，所述栅极结构70环绕各个所述沟道层21，并覆盖所述沟道层结构24的部分顶部和部分侧壁。
[0017]目前，形成所述沟道层结构24时，所述NMOS区10N和PMOS区10P中沟道层21的宽度W相等，所述NMOS区10N和PMOS区10P本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底，包括NMOS区和PMOS区，所述NMOS区用于形成NMOS晶体管，所述PMOS区用于形成PMOS晶体管；沟道层结构，分别悬置于所述NMOS区和PMOS区的衬底上，所述沟道层结构包括一层或多层间隔设置的沟道层，其中，所述NMOS区中沟道层的高宽比小于所述PMOS区中沟道层的高宽比；栅介质层，位于所述NMOS区和PMOS区中，且环绕覆盖所述沟道层的部分顶部和部分侧壁；栅极结构，位于所述衬底上并横跨所述沟道层结构，所述栅极结构环绕覆盖所述栅介质层。2.如权利要求1所述的半导体结构，其特征在于，所述NMOS区中沟道层的宽度大于所述PMOS区中沟道层的宽度，所述NMOS区中沟道层的高度小于所述PMOS区中沟道层的高度；或者，所述NMOS区中沟道层的宽度等于所述PMOS区中沟道层的宽度，所述NMOS区中沟道层的高度小于所述PMOS区中沟道层的高度。3.如权利要求1所述的半导体结构，其特征在于，在所述NMOS区中，所述沟道层的高宽比为1:6至1:1。4.如权利要求1所述的半导体结构，其特征在于，在所述PMOS区中，所述沟道层的高宽比为1:3至3:1。5.如权利要求1所述的半导体结构，其特征在于，所述NMOS区中沟道层的层数等于所述PMOS区中沟道层的层数。6.如权利要求1所述的半导体结构，其特征在于，在所述沟道层延伸方向的垂直面上，所述沟道层的形貌包括矩形或梯形。7.如权利要求1所述的半导体结构，其特征在于，所述栅极结构包括金属栅极结构。8.如权利要求1所述的半导体结构，其特征在于，所述沟道层的材料包括硅、锗、锗化硅或
Ⅲ‑Ⅴ
族半导体材料。9.如权利要求1所述的半导体结构，其特征在于，所述栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。10.如权利要求7所述的半导体结构，其特征在于，所述金属栅极结构包括栅电极层，所述栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。11.一种半导体结构的形成方法，其特征在于，包括：提供衬底，包括NMOS区和PMOS区，所述NMOS区用于形成NMOS晶体管，所述PMOS区用于形成PMOS晶体管；在所述NMOS区和PMOS区的衬底上形成分立的沟道结构，所述沟道结构包括一个或多个堆叠的沟道叠层，每个所述沟道叠层包括牺牲层以及位于所述牺牲层上的沟道层，所述NMOS区中沟道层的高宽比小于所述PMOS区中沟道层的高宽比，沿所述沟道结构的延伸方向上，所述沟道结构包括沟道区；去除所述沟道区的牺牲层；去除所述沟道区的牺牲层后，在所述沟道区中，形成环绕覆盖所述沟道层的栅介质层；在所述衬底上形成横跨所述沟道层的栅极结构，所述栅极结构环绕覆盖所述栅介质
层。12.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述沟道结构的步骤中，所述NMOS区中沟道层的宽度大于所述PMOS区中沟道层的宽度，所述NMOS区中沟道层的高度小于所述PMOS区中沟道层的高度；或者，所述NMOS区中沟道层的宽度等于所述PMOS区中沟道层的宽度，所述NMOS区中沟道层的高度小于所述PMOS区中沟道层的高度。13.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述沟道结构的步骤包括：在所述衬底上形成沟道结构材料层，包括一个或多个堆叠的沟道材料叠层，每个所述沟道材料叠层包括牺牲材料层以及位于所述牺牲材料层上的沟道材料层；图形化所述沟道结构材料层，形成沟道结构，且在所述图形化的过程中，将所述牺牲材料层图形化为牺牲层，将所述沟道材料层图形化为沟道层，所述NMOS区中沟道层的宽度大于或等于所述PMOS区中沟道层的宽度。14.如权利要求13所述的半导体结构的形成方法，其特征在于，图形化所述沟道结构材料层的步骤包括：在所述NMOS区和PMOS区的沟道结构材料层上形成掩膜层，且所述NMO...

【专利技术属性】
技术研发人员：林宏升，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：