半导体结构及其形成方法技术

一种半导体结构的形成方法，包括：提供基底，包括衬底以及凸立于衬底的鳍部，沿鳍部的延伸方向上，鳍部包括沟道区，沟道区用于形成叠层功函数层；在沟道区形成保形覆盖鳍部的顶部和侧壁的栅介质层；在沟道区形成保形覆盖栅介质层的第一功函数层；在相邻鳍部之间的第一功函数层上形成填充层，填充层至少露出鳍部顶部的第一功函数层，填充层的材料费米能级相较于叠层功函数层的材料费米能级更接近于鳍部的费米能级；形成覆盖第一功函数层和填充层的第二功函数层，第二功函数层和第一功函数层用于构成叠层功函数层。第二功函数层位于第一功函数层和填充层顶部，降低了第二功函数层中产生空洞缺陷的概率，提高器件阈值电压的均一性。性。性。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]集成电路尤其超大规模集成电路的主要半导体器件是金属
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氧化物
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半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体结构的几何尺寸遵循摩尔定律不断缩小。当半导体结构尺寸减小到一定程度时，各种因为半导体结构的物理极限所带来的二级效应相继出现，半导体结构的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决半导体结构漏电流大的问题。半导体结构的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。
[0003]当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k栅介质材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅极的引入，减小了半导体结构的漏电流。所述高k金属栅极包括功函数层，在制备过程中容易引起影响性能的问题，因此尽管高k金属栅极的引入能够在一定程度上改善半导体结构的电学性能，但是现有技术形成功函数层的方法仍有待提高。

技术实现思路

[0004]本专利技术实施例解决的问题是提供一种半导体结构的形成方法，提高半导体结构的性能。
[0005]为解决上述问题，本专利技术实施例提供一种半导体结构，包括：基底，包括衬底以及凸立于所述衬底的鳍部，沿所述鳍部的延伸方向上，所述鳍部包括沟道区，所述沟道区用于形成叠层功函数层；栅介质层，保形覆盖所述沟道区的鳍部的顶部和侧壁；第一功函数层，保形覆盖所述栅介质层；填充层，位于相邻所述鳍部之间的第一功函数层上，所述填充层至少露出所述鳍部顶部的第一功函数层，所述填充层的材料费米能级相较于所述叠层功函数层的材料费米能级更接近于所述鳍部的费米能级；第二功函数层，覆盖所述第一功函数层和填充层，所述第二功函数层和第一功函数层用于构成叠层功函数层。
[0006]相应的，本专利技术实施例还提供一种半导体结构的形成方法，包括：提供基底，包括衬底以及凸立于所述衬底的鳍部，沿所述鳍部的延伸方向上，所述鳍部包括沟道区，所述沟道区用于形成叠层功函数层；在所述沟道区形成保形覆盖所述鳍部的顶部和侧壁的栅介质层；在所述沟道区形成保形覆盖所述栅介质层的第一功函数层；在相邻所述鳍部之间的第一功函数层上形成填充层，所述填充层至少露出所述鳍部顶部的第一功函数层，所述填充层的材料费米能级相较于所述叠层功函数层的材料费米能级更接近于所述鳍部的费米能级；形成覆盖所述第一功函数层和填充层的第二功函数层，所述第二功函数层和第一功函数层用于构成叠层功函数层。
[0007]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0008]本专利技术实施例提供一种半导体结构，鳍部的沟道区用于形成叠层功函数层，第一
功函数层保形覆盖所述沟道区的栅介质层，填充层位于相邻所述鳍部之间的第一功函数层上，所述填充层至少露出所述鳍部顶部的第一功函数层，所述填充层的材料费米能级相较于所述功函数层的材料费米能级更接近于所述鳍部的费米能级，第二功函数层覆盖所述第一功函数层和填充层，所述第二功函数层和第一功函数层用于构成叠层功函数层；由于沟道区用于形成叠层功函数层(即包括多层功函数层)，则在相邻鳍部之间，随着形成的功函数层的层数增加，使得用于形成每层功函数层的空间逐渐减小，相邻所述鳍部之间的叠层功函数层容易产生空洞缺陷(void defect)，则与第二功函数层位于相邻鳍部之间的方案相比，本专利技术实施例中，填充层位于第一功函数层上，占据相邻鳍部之间的空间，所述第二功函数层位于所述第一功函数层和填充层顶部，这减小了相邻鳍部之间的第二功函数层底部至所述鳍部顶部的距离，因此，降低了所述第二功函数层中产生空洞缺陷的概率，从而改善了所述第二功函数层中空洞缺陷的不均一性问题，相应提高了所述第二功函数层的性能均一性，进而有利于提高器件阈值电压的均一性，又由于所述填充层的材料费米能级相较于叠层功函数层的材料费米能级更接近于鳍部的费米能级，则所述填充层对叠层功函数层的功函数的影响较小，因此，所述填充层的存在，对器件阈值电压的影响较小，综上，提高了所述半导体结构的性能。
[0009]本专利技术实施例提供的形成方法中，鳍部的沟道区用于形成叠层功函数层，在所述沟道区形成保形覆盖所述栅介质层的第一功函数层之后，在相邻所述鳍部之间的第一功函数层上形成填充层，所述填充层至少露出所述鳍部顶部的第一功函数层，所述填充层的材料费米能级相较于所述功函数层的材料费米能级更接近于所述鳍部的费米能级，形成覆盖所述第一功函数层和填充层的第二功函数层，所述第二功函数层和第一功函数层用于构成叠层功函数层；由于沟道区用于形成叠层功函数层(即包括多层功函数层)，则在相邻鳍部之间，随着形成的功函数层的层数增加，使得用于形成每层功函数层的空间逐渐减小，相邻所述鳍部之间的叠层功函数层容易产生空洞缺陷(void defect)，则与第二功函数层形成于相邻鳍部之间的方案相比，本专利技术实施例中，形成第一功函数层之后，采用填充层占据相邻鳍部之间的空间，所述第二功函数层形成于所述第一功函数层和填充层顶部，这减小了相邻鳍部之间的第二功函数层底部至所述鳍部顶部的距离，因此，降低了所述第二功函数层中产生空洞缺陷的概率，从而改善了所述第二功函数层中空洞缺陷的不均一性问题，相应提高了所述第二功函数层的性能均一性，进而有利于提高器件阈值电压的均一性，又由于所述填充层的材料费米能级相较于叠层功函数层的材料费米能级更接近于鳍部的费米能级，则所述填充层对叠层功函数层的功函数的影响较小，因此，所述填充层的存在，对器件阈值电压的影响较小，综上，提高了所述半导体结构的性能。
附图说明
[0010]图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
[0011]图5和图6是本专利技术半导体结构一实施例的结构示意图；
[0012]图7至图14是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
[0013]目前半导体结构的工作性能有待提高。现结合一种半导体结构的形成方法分析其工作性能有待提高的原因。
[0014]图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图。
[0015]参考图1，提供基底(未标示)，包括衬底10以及凸立于所述衬底10的鳍部13，所述基底包括NMOS区10N(如图1(a)所示)和PMOS区10P(如图1(b)所示)，所述PMOS区10P的所述鳍部13用于形成叠层功函数层。
[0016]参考图2，形成保形覆盖所述鳍部13的部分顶部和部分侧壁的第一功函数层31。
[0017]参考图3，去除位于所述NMOS区10N中的第一功函数层31。
[0018]参考图4，去除位于所述NMOS区10N中的第一功函数层31后，形成保形覆盖所述NMOS区10N的鳍部13、以及所述第一功函数层31的第二功函数层32，其中，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：基底，包括衬底以及凸立于所述衬底的鳍部，沿所述鳍部的延伸方向上，所述鳍部包括沟道区，所述沟道区用于形成叠层功函数层；栅介质层，保形覆盖所述沟道区的鳍部的顶部和侧壁；第一功函数层，保形覆盖所述栅介质层；填充层，位于相邻所述鳍部之间的第一功函数层上，所述填充层至少露出所述鳍部顶部的第一功函数层，所述填充层的材料费米能级相较于所述叠层功函数层的材料费米能级更接近于所述鳍部的费米能级；第二功函数层，覆盖所述第一功函数层和填充层，所述第二功函数层和第一功函数层用于构成叠层功函数层。2.如权利要求1所述的半导体结构，其特征在于，所述基底包括PMOS区，所述PMOS区中的所述沟道区用于形成所述叠层功函数层；所述第一功函数层位于所述POMS区；所述填充层位于所述PMOS区；所述第二功函数层覆盖所述PMOS区的第一功函数层和填充层。3.如权利要求2所述的半导体结构，其特征在于，所述基底还包括NMOS区；所述第一功函数层的材料为P型功函数材料；所述第二功函数层还位于所述NMOS区中，并覆盖所述栅介质层，所述第二功函数层的材料为N型功函数材料。4.如权利要求1所述的半导体结构，其特征在于，所述填充层的顶部低于或齐平于所述第一功函数层的顶部。5.如权利要求1所述的半导体结构，其特征在于，所述填充层的材料为导电材料。6.如权利要求5所述的半导体结构，其特征在于，所述填充层的材料包括钨。7.如权利要求1所述的半导体结构，其特征在于，所述栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。8.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：金属栅电极层，覆盖所述第二功函数层。9.一种半导体结构的形成方法，其特征在于，包括：提供基底，包括衬底以及凸立于所述衬底的鳍部，沿所述鳍部的延伸方向上，所述鳍部包括沟道区，所述沟道区用于形成叠层功函数层；在所述沟道区形成保形覆盖所述鳍部的顶部和侧壁的栅介质层；在所述沟道区形成保形覆盖所述栅介质层的第一功函数层；在相邻所述鳍部之间的第一功函数层上形成填充层，所述填充层至少露出所述鳍部顶部的第一功函数层，所述填充层的材料费米能级相较于所述叠层功函数层的材料费米能级更接近于所述鳍部的费米能级；形成覆盖所述第一功函数层和填充层的第二功函数层，所述第二功函数层和第一功函数层用于构成叠层功函数层。10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述基底包括PMOS区，所述PMOS区中的所述沟道区用于形成所述叠层功函数层；
在所述沟道区形成保形覆盖所述鳍部的顶部和侧壁的第一功函数层的步骤中，所述第一功函数层形成于所述PMOS区；在相邻所述鳍部之间的第一功函数层上形成填充层的步骤中，所述填充层形成于所述PMOS区；形成覆盖所述第一功函数层和填充层的第二功函数层的步骤中，所述第二功函数层覆盖所述PMOS区的第一功函数层和填充层。11.如权利要求9所...

【专利技术属性】
技术研发人员：田震，董耀旗，黄达，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：