半导体装置制造方法及图纸

实施方式提供一种能够抑制栅极电极的耗尽化的半导体装置。本实施方式的半导体装置具备衬底。栅极绝缘膜设置在衬底的表面。第1栅极电极层设置在栅极绝缘膜上。第2栅极电极层设置在第1栅极电极层上且与该第1栅极电极层电连接。第1接点贯通第2栅极电极层而到达第1栅极电极层。第1及第2杂质层设置在第1及第2栅极电极层的两侧。电极层的两侧。电极层的两侧。

【技术实现步骤摘要】
半导体装置
[0001][相关申请][0002]本申请享有以日本专利申请2021
‑
99555号(申请日：2021年6月15日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0003]本实施方式涉及一种半导体装置。

技术介绍

[0004]可用于半导体存储装置等的晶体管的栅极电极有时由多晶硅层及金属层的积层膜构成。这种情况下，在多晶硅层上形成金属层之后会进行热处理，多晶硅层内的杂质因该热处理而被金属层吸收。这时，因栅极电极的耗尽化，会导致栅极电阻上升且切换速度变慢。另外，因栅极电极的耗尽化，会导致栅极绝缘膜的EOT(Equivalent Oxide Thickness，等效氧化物厚度)变厚，接通电流降低。

技术实现思路

[0005]实施方式提供一种能够抑制栅极电极的耗尽化的半导体装置。
[0006]一实施方式的半导体装置具备衬底。栅极绝缘膜设置在衬底的表面。第1栅极电极层设置在栅极绝缘膜上。第2栅极电极层设置在第1栅极电极层上且与该第1栅极电极层电连接。第1接点(contact)贯通第2栅极电极层而到达第1栅极电极层。第1及第2杂质层设置在第1及第2栅极电极层的两侧。
[0007]另一实施方式的半导体装置具备衬底。栅极绝缘膜设置在衬底的表面。第1栅极电极层设置在栅极绝缘膜上。第2栅极电极层设置在第1栅极电极层上且与该第1栅极电极层电连接。第1接点贯通第2栅极电极层而到达第1栅极电极层。第1配线与第1接点电连接。第2接点贯通第2栅极电极层而到达第1栅极电极层。该第2接点不与配线连接。第1及第2杂质层设置在第1及第2栅极电极层的两侧。
[0008]另外，所述半导体装置还具备电连接于第1杂质层的第3接点、及电连接于第2杂质层的第4接点，第1杂质层包含具有第1杂质浓度的第1浓度层、以及设置在第3接点的正下方且具有比第1杂质浓度高的第2杂质浓度的第2浓度层，第2杂质层包含具有第3杂质浓度的第3浓度层、以及设置在第4接点的正下方且具有比第3杂质浓度高的第4杂质浓度的第4浓度层。
[0009]另外，从衬底表面的上方观察时，第2接点配置在第1杂质层与第2杂质层之间的通道区域。
[0010]另外，第1及第2栅极电极层、以及第1及第2杂质层构成P型MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)。
[0011]另外，所述半导体装置具备：积层体，设置在P型MOSFET的上方，是将第1绝缘膜与第1导电膜在第1方向上交替积层而成；及柱状体，包含了在积层体内沿着第1方向延伸的半
导体部、及设置在半导体部的外周面上的电荷捕获膜。
[0012]根据实施方式，可提供一种能够抑制栅极电极的耗尽化的半导体装置。
附图说明
[0013]图1是例示第1实施方式的半导体存储装置的示意性立体图。
[0014]图2是表示积层体的示意性俯视图。
[0015]图3是例示三维构造的存储单元的示意性剖视图。
[0016]图4是例示三维构造的存储单元的示意性剖视图。
[0017]图5是表示晶体管的构成例的剖视图。
[0018]图6是表示晶体管的构成例的俯视图。
[0019]图7是表示栅极接点的构成例的剖视图。
[0020]图8～图11是表示第1实施方式的晶体管的形成方法的一例的剖视图。
[0021]图12是表示第2实施方式的晶体管的构成例的俯视图。
[0022]图13是表示第2实施方式的晶体管的构成例的剖视图。
[0023]图14是表示第2实施方式的晶体管的构成例的剖视图。
[0024]图15是表示应用了所述任一个实施方式的半导体存储装置的构成例的框图。
[0025]图16是表示存储单元阵列的电路构成的一例的电路图。
[0026]图17是表示半导体存储装置的另一构成例的剖视图。
具体实施方式
[0027]以下，参照附图对本技术的实施方式进行说明。本实施方式并不限定本技术。在以下的实施方式中，半导体衬底的上下方向表示将设置半导体元件的一面设为上时的相对方向，有时与按照重力加速度的上下方向不同。附图为示意图或概念图，各部分的比率等未必与实物相同。在说明书及附图中，对与上文中针对已出现的附图叙述过的要素相同的要素标注相同的符号，并适当省略详细说明。
[0028](第1实施方式)
[0029]图1是例示第1实施方式的半导体存储装置100a的示意性立体图。图2是表示积层体2的示意性俯视图。在本说明书中，将积层体2的积层方向设为Z方向。将与Z方向交叉例如正交的1个方向设为Y方向。将与Z及Y方向分别交叉例如正交的1个方向设为X方向。图3及图4分别是例示三维构造的存储单元的示意性剖视图。
[0030]如图1～图4所示，第1实施方式的半导体存储装置100a是具有三维构造的存储单元的非易失性存储器。
[0031]半导体存储装置100a包含基体部1、积层体2、深狭缝ST(板状部3)、浅狭缝SHE(板状部4)、及多个柱状部CL。
[0032]基体部1包含衬底10、层间绝缘膜11、导电层12及半导体部13。作为第1绝缘膜的层间绝缘膜11设置在衬底10上。导电层12设置在层间绝缘膜11上。半导体部13设置在导电层12上。
[0033]衬底10为半导体衬底，例如为硅衬底。硅(Si)的导电型例如为p型。在衬底10的表面区域，例如设置着元件分离部STI。元件分离部STI例如是包含硅氧化物的绝缘区域，在衬
底10的表面区域划分有效区AA。在有效区AA设置晶体管Tr的源极及漏极区域。晶体管Tr构成非易失性存储器的周边电路(CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)电路)。CMOS电路设置在嵌埋源极线BSL的下方，且设置在衬底10上。层间绝缘膜11例如包含硅氧化物(SiO2)，将晶体管Tr绝缘。在层间绝缘膜11内设置着配线11a。配线11a是与晶体管Tr电连接的配线。导电层12包含导电性金属，例如包含钨(W)。半导体部13例如包含硅。硅的导电型例如为n型。半导体部13的一部分也可以包含未掺杂的硅。
[0034]导电层12及半导体部13作为一体的第1导电膜而电连接，且作为存储单元阵列(图2的2m)的共通源极电极(嵌埋源极线)发挥功能。因此，导电层12及/或半导体部13也称为嵌埋源极线BSL。
[0035]积层体2设置在衬底10的上方，且相对于嵌埋源极线BSL位于Z方向上。积层体2是将多个电极膜21及多个绝缘层22沿着Z方向交替积层而构成。电极膜21包含导电性金属，例如包含钨。绝缘层22例如包含硅氧化物。绝缘层22将在Z方向上相邻的电极膜21彼此之间绝缘。电极膜21及绝缘层22各自的积层数为任意。绝缘层22例如也可以是气隙。在积层体2与半导本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，其特征在于具备：衬底；栅极绝缘膜，设置在所述衬底的表面；第1栅极电极层，设置在所述栅极绝缘膜上；第2栅极电极层，设置在所述第1栅极电极层上，且与该第1栅极电极层电连接；第1接点，贯通所述第2栅极电极层而到达所述第1栅极电极层；以及第1及第2杂质层，设置在所述第1及第2栅极电极层的两侧。2.一种半导体装置，其特征在于具备：衬底；栅极绝缘膜，设置在所述衬底的表面；第1栅极电极层，设置在所述栅极绝缘膜上；第2栅极电极层，设置在所述第1栅极电极层上，且与该第1栅极电极层电连接；第1接点，贯通所述第2栅极电极层而到达所述第1栅极电极层；第1配线，电连接于所述第1接点；第2接点，贯通所述第2栅极电极层而到达所述第1栅极电极层，且不与配线连接；以及第1及第2杂质层，设置在所述第1及第2栅极电极层的两侧。3.根据权利要求1或2所述的半导体装置，其特征在于还具备：第3接点，电连接于所述第1杂质层；及第4接点，电连接于所述第2杂质层；且所述第1杂质层包含具有第1杂质...

【专利技术属性】
技术研发人员：位田友哉，
申请(专利权)人：铠侠股份有限公司，
类型：新型
国别省市：