写入均衡制造技术

本申请案涉及写入均衡。一种存储器装置包含经配置以接收写入命令的命令接口及内部写入调整IWA电路系统。所述IWA电路系统经配置以从所述命令接口接收所述写入命令，基于所述所接收写入命令产生内部写入信号IWS，并训练数据选通DQS信号以产生具有与所述存储器装置的时钟CLK的相位对准设置量的DQS信号以使用所述IWS捕获数据信号DQ。述IWS捕获数据信号DQ。述IWS捕获数据信号DQ。

【技术实现步骤摘要】
写入均衡
[0001]分案申请的相关信息
[0002]本案是分案申请。该分案的母案是申请日为2020年11月27日、申请号为202011353492.4、专利技术名称为“写入均衡”的专利技术专利申请案。


[0003]本专利技术的实施例大体上涉及半导体装置领域。更具体来说，本专利技术的实施例涉及在存储器装置中使用修改内部写入均衡循环来修改写入均衡信号。

技术介绍

[0004]半导体装置(例如，存储器装置)利用具有数据信号、数据选通及/或其它信号的相移的时序来执行操作。数据选通用以捕获数据。为确保适当地对数据选通信号进行定时以捕获数据信号，写入均衡可用以调整数据选通信号的时序来确保数据信号被适当地捕获。使用写入均衡允许系统补偿到每一存储器装置及数据信号(DQ)的时钟路径与数据选通(DQS)路径之间的模块上的时序差异。准确的写入均衡很重要，否则时序差异将无法减轻，从而导致装置在规格之外操作。
[0005]本专利技术的实施例可针对上文提出的问题中的一或多者。

技术实现思路

[0006]本专利技术的一个方面涉及一种存储器装置，其包括：命令接口，其经配置以：接收写入命令；及内部写入调整(IWA)电路系统，其经配置以：从所述命令接口接收所述写入命令；基于所述写入命令产生内部写入信号(IWS)；及训练数据选通(DQS)信号以产生具有与所述存储器装置的时钟(CLK)的设置相位对准量的DQS信号，以使用所述IWS捕获数据信号(DQ)。
[0007]本专利技术的另一方面涉及一种方法，其包括：在存储器装置中实施内部写入均衡，其包括：将值设置在所述存储器装置的模式寄存器中，其中所述值对应于可以其调整内部写入信号(IWS)的传输的时钟(CLK)的时钟循环的数目；确定所述模式寄存器中的所述值是否致使内部数据选通(DQS)信号与所述CLK之间的相位对准在预定相位失配量之外；及调整所述模式寄存器中的所述值以将所述DQS信号与所述CLK之间的所述相位对准更改为在所述预定相位失配量内。
[0008]本专利技术的另一方面涉及一种内部调整设备，其包括：模式寄存器，其经配置以基于所述模式寄存器中的存储指示来传输控制信号；及多路复用器，其经配置以接收所述控制信号及写入命令，其中所述多路复用器经配置以基于所述控制信号的值来选择性地传输所述写入命令，其中所述模式寄存器经配置以接收所述存储指示，以指示存储器装置的内部数据选通DQS信号与所述存储器装置的时钟之间的相位对准是否在预定的彼此相位失配量之外。
附图说明
[0009]图1是说明根据本专利技术的实施例的存储器装置的某些特征的简化框图；
[0010]图2是根据本专利技术的实施例可在图1的存储器的命令解码器及/或数据路径中实施的写入捕获电路系统的示意图；
[0011]图3是根据实施例的内部写入均衡的第一过程的流程图；
[0012]图4是说明根据实施例的结合图3的内部写入均衡的最小边界情况及最大边界情况的第一实例的图；
[0013]图5是说明根据实施例的结合图3的内部写入均衡的最小边界情况及最大边界情况的第二实例的图；
[0014]图6是说明根据实施例的结合图3的内部写入均衡的最小边界情况及最大边界情况的第三实例的图；
[0015]图7是根据实施例的内部写入均衡的第二过程的流程图；
[0016]图8是说明根据实施例的包含结合图7的内部写入均衡的最小边界情况及最大边界情况的第一实例的图；
[0017]图9是说明根据实施例的包含结合图7的内部写入均衡的最小边界情况及最大边界情况的第二实例的图；及
[0018]图10是根据实施例的图2的IWA的一部分的示意图。
具体实施方式
[0019]下文将描述一或多个特定实施例。为了提供这些实施例的简明描述，本说明书中未描述实际实施方案的全部特征。应了解，在任何此实际实施方案的研发中(如在任何工程或设计项目中)，必须进行许多实施方案特定决策以实现研发者的可随实施方案变化的特定目标，例如符合系统相关及业务相关限制。此外，应了解，此研发努力可能是复杂的且耗时的，但对于获益于本专利技术的所属领域的一般技术人员来说仍将为常规设计、制作及制造任务。
[0020]为确保数据选通(DQS)信号被适当地定时以捕获数据信号(DQ)，写入均衡可用以调整DQS信号。在一些实施例中，可在存储器装置加电时，在时钟改变期间及/或归因于于系统级决策(例如，当在时控上发生太多变化并且复位时控时)采用写入均衡。写入均衡可被分类为外部写入均衡及/或内部写入均衡。外部写入均衡包含将信号发送回主机装置，以告诉主机装置系统级时钟是否能够与在存储器装置10的引脚处的DQS信号对准。
[0021]内部写入均衡可在外部写入均衡之后完成。举例来说，内部写入均衡允许存储器偏移其发起待由DQS域捕获的内部写入命令(例如，内部写入信号(IWS))的时序。因此，在从主机装置接收写入之后，内部写入均衡利用IWS电路系统来发起IWS，并且可使用来自主机装置的指令来执行。内部写入均衡致使发起以比针对存储器装置的编程CAS(列存取选通)写入延时(CWL)更早地发生一些数目(N)个循环，以确保DQS信号可适当地捕获IWS。
[0022]双数据速率类型五同步动态存取存储器(DDR5 SDRAM)装置具有包含内部写入均衡的规格，所述内部写入均衡包含通过主机装置对数据选通(DQS)信号的最终正相移。在完成两个写入均衡步骤(外部及内部均衡，即整个写入均衡训练过程)之后，DDR5规格允许在
‑
0.5tCK(DQS减去半个时钟脉冲)与+0.5tCK(DQS加上半个时钟脉冲)之间的时序偏离(DQS到
CLK相位对准)，其中tCK是针对时钟(CK)的一次滴答的时间。
[0023]将时序偏离保持在规格内是有用的，特别是当存在多个存储器等级并且共享DQ总线及DQS总线时，这是因为在存储器装置10的等级之间的切换(例如，从写入到等级0切换到写入到等级1)通常包含添加时序泡(一或多个时钟循环)。如果时序偏离不在规格内，那么额外时钟循环被添加到时序泡，这降低了存储器的性能。当内部错误源(例如，某些电压、温度及/或时钟速率条件、路径匹配延迟、CAS(列存取选通)延时、写入循环的内部改变等)发生时，存在写入级训练之后的时序偏离在规格的1tCK窗口之外的边界情况。
[0024]因此，本实施例描述一种技术及电路系统，其修改及/或减轻在写入均衡(例如，写入级训练)之后超出规格的时序偏离。一般来说，在执行内部写入均衡时的分辨率为一个时钟。理想情况下，在完成外部写入均衡调整后，将产生对准DQS及时钟信号。然而，由于内部误差源，对准DQS及时钟信号可能未对准(即彼此异相超过阈值量，例如四分之一时钟循环)。因此，当加载模式寄存器以用一个时钟的分辨率偏移写入信号(IWS)的内部时序时，内部写入均衡过程可致使DQS与时钟之间的超过规格的偏离值。本实施例基于时序关系将此分辨率从一个时钟更改为用于写入内部循环调整(WICA)值的1/2时钟。
[002本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种内部写入调整设备，其包括：模式寄存器，其经配置以基于所述模式寄存器中的存储指示来传输控制信号；及多路复用器，其经配置以接收所述控制信号及写入命令，其中所述多路复用器经配置以基于所述控制信号的值来选择性地传输所述写入命令，其中所述模式寄存器经配置以接收所述存储指示，以指示存储器装置的内部数据选通DQS信号与所述存储器装置的时钟之间的相位对准是否在预定的彼此相位失配量之外。2.根据权利要求1所述的内部写入调整设备，其包括经配置以接收第二写入命令的第二多路复用器，其中所述第二多路复用器经配置以选择性地传输所述第二写入命令。3.根据权利要求2所述的内部写入调整设备，其包括耦合到所述模式寄存器和所述第二多路复用器的反相器，其中所述反相器经配置以接收所述控制信号且将所述控制信号反相成具有第二值的经反相控制信号，所述第二值与所述控制信号的所述值不同，其中所述第二多路复用器经配置以接收所述经反相控制信号且基于所述经反相控制信号的所述第二值而选择性地传输所述第二写入命令。4.根据权利要求2所述的内部写入调整设备，其包括输出，所述输出经配置以传输所述第一写入命令和所述第二写入命令中的一者来作为内部写入信号IWS以使用所述IWS捕获数据信号DQ。5.根据权利要求1所述的内部写入调整设备，其中一旦检测到所述DQS信号和所述时钟之间的第一边界条件则将所述存储指示设置为第一值。6.根据权利要求5所述的内部写入调整设备，其中一旦检测到所述DQS信号和所述时钟之间的第二边界条件则将所述存储指示设置为所述第一值。7.根据权利要求6所述的内部写入调整设备，其中一旦没有检测到所述第一边界条件及没有检测到所述第二边界条件则将所述存储指示设置为第二值。8.一种内部写入调整设备，其包括：模式寄存器，其经配置以传输控制信号；及内部写入调整电路系统，其经配置以基于响应于存储器装置的内部数据选通DQS信号与时钟信号之间的相位差而确定的所述控制信号的值来传输第一写入命令。9.根据权利要求8所述的内部写入调整设备，其包括经配置以基于所述控制信号的所述值来传输第二写入命令的第二内部写入调整电路系统。10.根据权利要求...

【专利技术属性】
技术研发人员：D，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：