存储器装置及其操作方法制造方法及图纸

本公开提供一种存储器装置及其操作方法。该操作方法包括：在进行一乘积累加运算操作时，通过多个第一信号线输入多个输入至该存储器装置的多个存储器单元；根据这些存储器单元的多个权重，这些存储器单元输出多个单元电流于多个第二信号线；加总各这些第二信号线上的这些单元电流成多个信号线电流；加总这些信号线电流成一整体信号线电流；以及将该整体信号线电流转换成一输出，其中，该输出代表这些输入与这些权重的一乘积累加运算操作结果。入与这些权重的一乘积累加运算操作结果。入与这些权重的一乘积累加运算操作结果。

【技术实现步骤摘要】
存储器装置及其操作方法


[0001]本专利技术是有关于一种存储器装置及其操作方法。

技术介绍

[0002]人工智能(AI)日渐重要。乘积累加运算(Multiply Accumulate，MAC)操作是AI的核心操作。
[0003]在传统上，为完成MAC操作，要通过算术逻辑单元(Arithmetic logic unit，ALU)、浮点运算器等，把数据从存储器存取出来进行运算，这需要大量数据搬移，故而，运算速度较慢。
[0004]现已发展出存储器内运算(Computing
‑
in
‑
Memory,CIM)存储器，以求快速完成MAC，适合用于实施AI加速器。
[0005]以目前而言，存储器装置已朝向3D堆叠发展，以提高存储器密度。以3D结构而言，除了3D NAND快闪存储器与3D NOR快闪存储器之外，目前又已发展出3D AND快闪存储器。
[0006]如何在3D存储器中，在不额外占电路面积的前提下，提高MAC运算量，乃是业界努力方向之一。
[0007]公开内容
[0008]根据本公开一实施例，提出一种存储器装置的操作方法，该操作方法包括：在进行一乘积累加运算(Multiply Accumulate，MAC)操作时，通过多个第一信号线输入多个输入至该存储器装置的多个存储器单元；根据这些存储器单元的多个权重，这些存储器单元输出多个单元电流于多个第二信号线；加总各这些第二信号线上的这些单元电流成多个信号线电流；加总这些信号线电流成一整体信号线电流；以及将该整体信号线电流转换成一输出，其中，该输出代表这些输入与这些权重的一乘积累加运算操作结果。
[0009]根据本公开又一实施例，提出一种存储器装置，包括：一存储器阵列，包括多个存储器单元，这些存储器单元存储多个权重，这些存储器单元耦接至多个第一信号线与多个第二信号线；至少一第一区域信号线译码器，耦接至该存储器阵列与至少一第一整体信号线；以及至少一转换单元，耦接至该至少一第一区域信号线译码器与该至少一第一整体信号线。
[0010]为了对本专利技术的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式详细说明如下：
附图说明
[0011]图1绘示根据本公开一实施例的存储器装置的电路示意图。
[0012]图2显示根据本公开一实施例的存储器装置进行MAC操作时的示意图。
[0013]图3显示根据本公开一实施例的存储器操作方法流程图。
[0014]图4A至图4D显示根据本公开一实施例的装置性能特征图。
[0015]附图标记说明
[0016]100：存储器装置
[0017]110：存储器阵列
[0018]D_LBL(1)～D_LBL(M)：区域位线译码器
[0019]D_LSL(1)～D_LSL(M)：区域源极线译码器
[0020]ADC(1)～ADC(M)：转换单元
[0021]BLT(1)～BLT(Q)：位线晶体管
[0022]SLT(1)～SLT(Q)：源极线晶体管
[0023]MC(i，j，k)：存储器单元
[0024]WL(1)～WL(N)：字线
[0025]LBL：区域位线
[0026]LSL：区域源极线
[0027]310～350：步骤
具体实施方式
[0028]本说明书的技术用语参照本
的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释以本说明书的说明或定义为准。本公开的各个实施例分别具有一或多个技术特征。在可能实施的前提下，本
普通技术人员可选择性地实施任一实施例中部分或全部的技术特征，或者选择性地将这些实施例中部分或全部的技术特征加以组合。
[0029]请参照图1，其绘示根据本公开一实施例的存储器装置的电路示意图。如图1所示，本公开一实施例的存储器装置100包括：存储器阵列110，多个区域位线译码器D_LBL(1)～D_LBL(M)(M为正整数)、多个区域源极线译码器D_LSL(1)～D_LSL(M)，与多个转换单元ADC(1)～ADC(M)。在此，以转换单元为模拟数字转换单元为例做说明，但当知本公开并不受限于此。存储器装置100例如但不受限于，为3D(三维)AND型存储器装置，而存储器阵列110为3D AND型存储器阵列。
[0030]各区域位线译码器D_LBL(1)～D_LBL(M)包括多个位线晶体管BLT(1)～BLT(Q)(Q为正整数)。相似地，各区域源极线译码器D_LSL(1)～D_LSL(M)包括多个源极线晶体管SLT(1)～SLT(Q)。
[0031]存储器阵列110包括以阵列排列的多个存储器单元MC(i，j，k)。这些存储器单元MC(i，j，k)耦接至多条字线WL(1)～WL(N)(N为正整数)、多条区域源极线LSL与多条区域位线LBL。i＝1～N，j＝1～M，k＝1～Q。i、j与k为正整数。
[0032]以位线晶体管BLT(1)为例，位线晶体管BLT(1)具有：一第一端(如源极)耦接至区域位线LBL，一第二端(如漏极)耦接至转换单元的输入端与一整体位线(未示出)，以及一控制端(如栅极)接收一控制信号(未示出)。位线晶体管BLT(2)～BLT(Q)具有类似耦接关系。
[0033]相似地，以源极线晶体管SLT(1)为例，源极线晶体管SLT(1)具有：一第一端(如源极)耦接至区域源极线LSL，一第二端(如漏极)耦接至一整体源极线(未示出)，以及一控制端(如栅极)接收一控制信号(未示出)。源极线晶体管SLT(2)～SLT(Q)具有类似耦接关系。
[0034]当进行乘积累加运算(Multiply Accumulate，MAC)时，字线WL(1)～WL(N)接收字线电压VWL(1)～VWL(N)，其中，字线电压VWL(1)～VWL(N)为高电平电压或低电平电压。当进
行MAC运算时，这些字线电压VWL(1)～VWL(N)即为输入。
[0035]这些存储器单元可被编程为逻辑1或逻辑0，亦即，在本公开一实施例中，这些存储器单元乃是单阶存储单元(Single
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Level Cell，SLC)，但本公开并不受限于此。在本公开其他可能实施例中，这些存储器单元可为多阶存储单元(Multi
‑
Level Cell，MLC)，此亦在本公开精神范围内。当该存储器单元被编程为逻辑1时且相关的字线上被施加高电平电压时，则该存储器单元会输出单元电流(cell current)；当该存储器单元被编程为逻辑1时且相关的字线上被施加低电平电压时，则该存储器单元不会输出单元电流；以及，当该存储器单元被编程为逻辑0时，不论相关的字线上被施加高电平电压或低电平电压时，该存储器单元不会输出单元电流。该存储器单元MC(i，j，k)所输出的单元电流Icell(i，j，k)可表示为Icell(i，j，k)＝VWL(i)*w(i，j，k)，其中，w(i，j，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器装置的操作方法，其特征在于，该操作方法包括：在进行一乘积累加运算(MAC)操作时，通过多个第一信号线输入多个输入至该存储器装置的多个存储器单元；根据这些存储器单元的多个权重，这些存储器单元输出多个单元电流于多个第二信号线；加总各这些第二信号线上的这些单元电流成多个信号线电流；加总这些信号线电流成一整体信号线电流；以及将该整体信号线电流转换成一输出，其中，该输出代表这些输入与这些权重的一乘积累加运算操作结果。2.一种存储器装置，其特征在于，包括：一存储器阵列，包括多个存储器单元，这些存储器单元存储多个权重，这些存储器单元耦接至多个第一信号线与多个第二信号线；至少一第一区域信号线译码器，耦接至该存储器阵列与至少一第一整体信号线；以及至少一转换单元，耦接至该至少一第一区域信号线译码器与该至少一第一整体信号线。3.根据权利要求2所述的存储器装置，其特征在于，在进行一乘积累加运算(MAC)操作时，多个输入通过这些第一信号线输入至这些存储器单元；根据这些存储器单元的这些权重，这些存储器单元输出多个单元电流于这些第二信号线；这些单元电流在各这些第二信号线上加总成多个信号线电流并输入至该至少一第一区域信号线译码器；该至少一第一区域信号线译码器将这些信号线电流加总成一整体信号线电流；以及该至少一第一转换单元将该至少一第一区域信...

【专利技术属性】
技术研发人员：吕函庭，许柏凯，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：