非易失性存储器装置及其操作方法和存储器系统制造方法及图纸

公开了非易失性存储器装置及其操作方法和存储器系统。所述非易失性存储器装置包括：存储器单元阵列，包括存储芯片级信息的元数据区域；控制逻辑，响应于命令识别目标单元；机器学习(ML)逻辑，基于作为输入被施加到人工神经网络模型的芯片级信息和与目标单元相关联的物理信息来推断最佳参数；以及缓冲存储器，被配置为存储人工神经网络模型的权重参数。配置为存储人工神经网络模型的权重参数。配置为存储人工神经网络模型的权重参数。

Nonvolatile memory device and its operation method and memory system

【技术实现步骤摘要】
非易失性存储器装置及其操作方法和存储器系统
[0001]本申请要求于2021年1月21日在韩国知识产权局提交的第10
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2021
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0008917号韩国专利申请的优先权，所述韩国专利申请的主题通过引用包含于此。


[0002]专利技术构思总体上涉及存储器装置，更具体地，涉及非易失性存储器装置、包括(一个或多个)非易失性存储器装置的存储器系统、以及非易失性存储器装置的操作方法。

技术介绍

[0003]当代和新兴的存储器装置必须具有高数据存储容量和越来越密集的集成，以便满足消费者对扩展功能和更低成本的需求。所谓的“垂直NAND”(或“V
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NAND”)型闪存装置是对更高数据存储容量和增大的集成密度的需求的一种响应。可提供用于V
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NAND结构的芯片对芯片(chip to chip，C2C)结构，在芯片对芯片结构中存储器单元电路和外围电路在不同晶片(或晶圆)上单独地被制造并且随后被连接。这个方法与用于制造外围上单元(COP)结构的方法形成对比，在外围上单元(COP)结构中存储器单元电路和外围电路二者在单个晶片上被制造。
[0004]遗憾的是，随着垂直堆叠在V
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NAND中的字线的数量增加，每条字线的相应沟道孔的大小可变化。甚至在恒定电压被施加到相应的字线时，这个结果与其它因素一起可能产生输出电压的范围不均匀。

技术实现思路

[0005]专利技术构思的实施例提供了包含人工神经网络模型的非易失性存储器装置，人工神经网络模型被配置为推断字线的最佳电压。专利技术构思的实施例还提供了具有该特征的非易失性存储器装置的操作方法以及包括这样的(一个或多个)非易失性存储器装置的存储器系统。
[0006]根据专利技术构思的一个方面，提供了一种非易失性存储器装置，所述非易失性存储器装置包括：存储器单元阵列，包括存储芯片级信息的元数据区域；控制逻辑，被配置为接收命令并识别由所述命令指示的目标单元；机器学习(ML)逻辑，被配置为基于作为输入被施加到人工神经网络模型的芯片级信息和与目标单元相关联的物理信息来推断最佳参数；以及缓冲存储器，被配置为存储人工神经网络模型的权重参数。
[0007]根据专利技术构思的一个方面，提供了一种非易失性存储器装置的操作方法，其中，所述非易失性存储器装置包括存储器单元阵列和外围区域，存储器单元阵列被实现于在第一晶片上制造的第一芯片中，并且包括存储芯片级信息的元区域，外围区域被实现于在与第一晶片不同的第二晶片上制造的第二芯片上，并且包括缓冲存储器和机器学习(ML)逻辑，其中，第一芯片和第二芯片使用芯片对芯片(C2C)键合方法被键合。所述操作方法包括：响应于接收到的命令而识别存储器单元阵列中的目标单元；将芯片级信息从存储器单元阵列加载到缓冲存储器；将与目标单元相关联的物理信息加载到缓冲存储器；以及基于作为输
入被施加到人工神经网络模型的芯片级信息和物理信息，使用ML逻辑来推断最佳参数。
[0008]根据专利技术构思的一个方面，提供了一种存储器系统，所述存储器系统包括：主机装置，被配置为传送命令；以及非易失性存储器装置。非易失性存储器装置包括：存储器单元阵列，包括存储芯片级信息的元数据区域；控制逻辑，被配置为接收所述命令并且响应于所述命令而识别目标单元；机器学习(ML)逻辑，被配置为基于作为输入被施加到人工神经网络模型的芯片级信息和与目标单元相关联的物理信息来推断最佳参数；以及缓冲存储器，被配置为存储人工神经网络模型的权重参数，其中，ML逻辑还被配置为对人工神经网络模型执行训练操作。
附图说明
[0009]在考虑下面的详细描述以及附图时，可更清楚地理解专利技术构思的实施例，其中：
[0010]图1是示出根据专利技术构思的实施例的非易失性存储器装置10的框图；
[0011]图2是进一步示出图1的非易失性存储器装置10的框图；
[0012]图3是示出可被包含在图1的非易失性存储器装置10内的存储器块BLK0的立体图；
[0013]图4是示出根据专利技术构思的实施例的神经网络的一种方法和使用神经网络的计算处理的概念图；
[0014]图5是示出根据专利技术构思的实施例的机器学习(ML)逻辑的框图；
[0015]图6是示出不同的编程电压分别被施加到不同的字线的比较示例的概念图；
[0016]图7是示出根据专利技术构思的实施例的人工神经网络模型的概念图；
[0017]图8和图9是示出根据专利技术构思的实施例的非易失性存储器装置的(一个或多个)操作方法的相应流程图；
[0018]图10是示出根据专利技术构思的实施例的非易失性存储器装置的剖视图；以及
[0019]图11是示出根据专利技术构思的实施例的被实现为固态驱动器(SSD)系统的非易失性存储器装置的框图。
具体实施方式
[0020]贯穿书面描述和附图，相同的参考标号和标签用于表示相同或相似的元件和/或特征。
[0021]图1是示出根据专利技术构思的实施例的非易失性存储器装置10的框图。
[0022]参照图1，非易失性存储器装置10通常可包括存储器单元阵列100和外围电路200。这里，外围电路200可包括页缓冲器电路210、控制逻辑220、电压生成器230、行解码器240、计数电路260、缓冲存储器270以及机器学习(ML)逻辑280。这里，ML逻辑280可以以硬件、固件和/或软件不同地实现，并且可被泛称为“机器学习(ML)推断处理器”。尽管图1中未具体示出，但是外围电路200还可包括各种(一个或多个)数据输入和输出(I/O)电路以及各种I/O接口。
[0023]在一些实施例中，存储器单元阵列100可通过位线BL连接到页缓冲器电路210，并且通过字线WL、串选择线SSL和/或地选择线GSL连接到行解码器240。存储器单元阵列100可包括一种或多种类型的存储器单元(例如，闪存单元)。在下文中，将在存储器单元阵列100的存储器单元是NAND闪存单元的背景下(或者在存储器单元阵列100的存储器单元是NAND
闪存单元的假设下)描述专利技术构思的实施例。然而，专利技术构思的范围不限于此，并且存储器单元阵列100的存储器单元可另外地或可选地包括电阻式存储器单元(例如，电阻式随机存取存储器(ReRAM)存储器单元)、相变随机存取存储器(PRAM)存储器单元和/或磁随机存取存储器(MRAM)存储器单元。
[0024]在一些实施例中，存储器单元阵列100可包括三维(3D)存储器单元阵列，三维存储器单元阵列包括NAND串，NAND串包括分别连接到垂直堆叠在基底上的字线的存储器单元。就此而言，第7,679,133号美国专利、第8,553,466号美国专利、第8,654,587号美国专利和第8,559,235号美国专利以及公开的第2011/0233648号美国专利申请的共同主体通过引用包含于此。这些文档公开了3D存储器阵列形成在共享字线和/或位线的多个级(level)处的若干配置。然而，在一些实施例中，存储器单本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种非易失性存储器装置，包括：存储器单元阵列，包括存储芯片级信息的元数据区域；控制逻辑，被配置为响应于接收到的命令来识别目标单元；机器学习逻辑，被配置为：基于作为输入被施加到人工神经网络模型的芯片级信息和与目标单元相关联的物理信息来推断最佳参数；以及缓冲存储器，被配置为存储人工神经网络模型的权重参数。2.根据权利要求1所述的非易失性存储器装置，其中，人工神经网络模型基于决策树、神经网络和线性回归中的至少一种。3.根据权利要求1所述的非易失性存储器装置，其中，存储器单元阵列被实现于在第一晶片上制造的第一芯片中，机器学习逻辑和缓冲存储器被实现于在与第一晶片不同的第二晶片上制造的第二芯片上，并且第一芯片和第二芯片使用芯片对芯片键合方法被键合。4.根据权利要求1所述的非易失性存储器装置，其中，机器学习逻辑包括：推断模块，被配置为基于存储在缓冲存储器中的权重参数来执行推断操作；训练模块，被配置为基于芯片级信息、物理信息和操作信息对人工神经网络模型执行训练操作；以及触发模块，被配置为激活训练模块。5.根据权利要求4所述的非易失性存储器装置，其中，芯片级信息包括以下中的至少一个：晶片位置信息、晶片可靠性信息和编程/擦除循环信息。6.根据权利要求4所述的非易失性存储器装置，其中，物理信息包括以下中的至少一个：目标单元的字线信息、目标单元的块信息、目标单元的串选择线信息、指示目标单元是内孔的信息以及指示目标单元是外孔的信息。7.根据权利要求4所述的非易失性存储器装置，其中，操作信息包括以下中的至少一个：存储器单元速度信息、响应于后编程验证电压的导通单元和截止单元的数量的计数信息、编程验证通过循环的数量、与分布形状相关联的信息、指示保留劣化程度的信息、与相邻单元的写入模式相关联的信息以及与目标单元相关联的温度信息。8.根据权利要求4所述的非易失性存储器装置，其中，触发模块还被配置为：在后编程验证电压和后擦除验证电压中的一个被施加之后，将截止单元的数量与预定义阈值进行比较以生成比较结果，并且响应于比较结果触发训练模块的激活。9.根据权利要求8所述的非易失性存储器装置，其中，训练模块还被配置为：响应于触发模块的激活而接收芯片级信息、物理信息和操作信息，并且更新权重参数。10.根据权利要求1至权利要求9中的任意一项所述的非易失性存储器装置，其中，最佳参数是以下中的至少一个：编程电压值、读取电压值、编程电压的脉冲宽度、编程循环控制、增量步进脉冲编程的脉冲的数量和电压上升区间、擦除电压值、擦除电压的脉冲宽度、擦除循环控制、以及增量步进脉冲擦除的脉冲的数量和电压上升区间。11.一种非易失性存储器装置的操作方法，其中，所述非易失性存储器装置包括存储器单元阵列和外围区域，存储器单元阵列被实现于在第一晶片上制造的第一芯片中并且包括存储芯片级信息的元区域，外围区域被实现于在与第一晶片不同的第二晶片上制造的第二
芯片上并且包括缓冲...

【专利技术属性】
技术研发人员：朴世桓，金真怜，徐荣德，申东旻，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：