组对结构的单管非易失性存储单元阵列及其操作方法技术

本发明专利技术提供的组对结构的单管非易失性存储单元阵列中，多个组对存储单元在衬底上行列排布且均包括沿列方向排布、源极相连接且作为最小存储单元的第一存储管和第二存储管；组对存储单元对应的一组位线中，一条连接对应组对存储单元中的第一存储管的漏极，另一条连接第二存储管的漏极，同一组的两条位线中的一条能够作为另一条的源线；每条字线连接同一行的多个组对存储单元中的第一存储管的栅极或第二存储管的栅极，其中，在对同一组对存储单元内两个存储管中的一个进行数据写入或读取时，另一个作为选择管，如此可以有效地减小存储单元阵列的数据写入和读取功耗。本发明专利技术还提供组对结构的非易失性存储单元阵列的操作方法。结构的非易失性存储单元阵列的操作方法。结构的非易失性存储单元阵列的操作方法。

【技术实现步骤摘要】
组对结构的单管非易失性存储单元阵列及其操作方法


[0001]本专利技术涉及存储
，特别涉及一种组对结构的单管非易失性存储单元阵列及其操作方法。

技术介绍

[0002]非易失性(或非挥发性，Nonvolatile)存储器具有在断电情况下仍能保持所存储的数据信息的优点，得到了广泛的应用。
[0003]传统非易失性存储阵列中，从结构来说有1T(1Transistor)、2T(2Transistor)或是分离栅(Split Gate)等存储阵列(MemoryArray)。1T结构的具有单元存储面积小的优点，但其编程和读取功耗相对较大；2T和分离栅技术增加了选择管，编程和读取时电流有所改善，但单元存储面积相对有所增大，即存储密度有所下降。同时现有的1T或者2T结构的存储阵列中，每个存储单元除了有特定的位线(Bit Line)连接外，还有固定的源线(Source Line)连接。

技术实现思路

[0004]本专利技术提供一种组对结构的单管非易失性存储单元阵列，可以在确保存储密度的情况下，有效地减小非易失性存储单元阵列数据写入和本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种组对结构的单管非易失性存储单元阵列，其特征在于，包括：在衬底上行列排布的多个组对存储单元，每个所述组对存储单元包括沿列方向排布的组对的第一存储管和第二存储管，所述第一存储管和所述第二存储管的源极相连接，且每个存储管为一个最小存储单元；多条位线，每两条所述位线为一组，每一列所述组对存储单元对应一组所述位线，属于同一组的两条所述位线中，一条连接对应的组对存储单元中的第一存储管的漏极，另一条连接对应的组对存储单元中的第二存储管的漏极，且属于同一组的两条位线中的一条能够作为另一条的源线；以及多条字线，每条所述字线连接同一行的多个组对存储单元中的所述第一存储管的栅极，或者连接同一行的多个组对存储单元中的所述第二存储管的栅极；其中，在对同一所述组对存储单元内的所述第一存储管和所述第二存储管中的一个进行数据写入或数据读取时，另一个作为选择管。2.如权利要求1所述的组对结构的单管非易失性存储单元阵列，其特征在于，所述第一存储管和所述第二存储管均为电荷陷阱型存储管，或者，均为浮栅型存储管。3.如权利要求1所述的组对结构的单管非易失性存储单元阵列，其特征在于，同一行的多个所述组对存储单元中，各个所述组对存储单元内的所述第一存储管和所述第二存储管在列方向上的排列顺序均相同。4.如权利要求1所述的组对结构的单管非易失性存储单元阵列，其特征在于，同一列相邻的两个组对存储单元中，所述第一存储管和所述第二存储管在列方向上的排列呈镜像对称；同一列相邻的两个组对存储单元中的两个第一存储管的漏极相连接且通过同一位线连接点连接同一条位线，或者，两个第二存储管的漏极相连接且通过同一位线连接点连接同一条位线。5.如权利要求4所述的组对结构的单管非易失性存储单元阵列，其特征在于，同一所述组对存储单元中，所述第一存储管和所述第二存储管共用同一源极；同一列相邻的两个所述组对存储单元中，属于不同所述组对存储单元的相邻两个存储管共用同一漏极，且仅共用的所述漏极上设置有一接触孔并通过所述接触孔与对应的位线连接。6.如权利要求5所述的组对结构的单管非易失性存储单元阵列，其特征在于，同一行相邻的两个所述组对存储单元各自对应的位线和接触孔的设置位置关系相同，或者呈镜像对称。7.如权利要求1至6任意一项所述的组对结构的单管非易失性存储单元阵列，其特征在于，所述行列排布的多个组对存储单元设置于衬底上的同一注入阱内部及表面。8.如权利要求7所述的组对结构的单管非易失性存储单元阵列，其特征在于，所述注入阱为P型，所述第一存储管和所述第二存储管均为N型存储管。9.如权利要求7所述...

【专利技术属性】
技术研发人员：金波，禹小军，
申请(专利权)人：杭州存对半导体技术有限公司，
类型：发明
国别省市：