一种能够校正扭曲占空比的延迟锁相环时钟信号产生电路。该延迟锁相环时钟信号产生电路包括：占空比校正缓冲器，用于接收第一时钟信号和第二时钟信号，产生第一内部时钟信号和第二内部时钟信号，以及基于由第一内部时钟信号的占空比所控制的参考信号来校正第一和第二内部时钟信号的占空比；以及边缘触发单元，其用于产生延迟锁相环时钟信号，该延迟锁相环时钟信号在第一内部时钟信号有效时转换到第一电平，并在第二内部时钟信号有效时转换到第二电平。
【技术实现步骤摘要】
本申请涉及一种半导体集成电路，尤其是涉及一种DLL (延迟锁相 环，Delay Locked Loop)时钟信号产生电路。
技术介绍
一般说来，在传统的时钟同步电路中，时钟信号被用作同步内部电路 与外部电路的参考信号。理想地，可以采用传统时钟同步电路来提供无错、 高速的^Mt。当从半导体集成电^L外提供的时钟信号被该半导体集成电 路在内部使用时，会导致由该内部电路内的信号路径引起的时钟歪斜 (clock skew)。可以采用例如DLL电路和PLL (锁相环，Phase Locked Loop)电路的时钟同步电路，通过^M尝该时钟歪斜将内部时钟信号与外部 时钟信号同步。同时，对于在时钟信号的上升沿和下降沿都进行高速数据输入及输出 操作的系统(例如，DDR (双倍数据速率，Double Data Rate))中的时 钟信号，保持50%的占空比是重要的，以便确保充足的有效数据窗口。 为了不管外部时钟信号的占空比如何都产生具有50%占空比的时钟信 号，或者补偿该占空比的变化，传统半导体集成电路会包括占空比校正电 路(DCC， Duty Correction Circuit),其用于与例如DLL电路协同工作。例如，可以将反馈型占空比校正电路设置到时钟緩冲器的输出端，或 者可以将占空比校正电游4更置到时钟緩冲器的输入端。图1是示出传统DLL时钟信号产生电路的框图。在本实施例中，占 空比校正电路1被设置于时钟緩冲器2的输入端处。参考图1， DLL时钟 信号产生电路4还包括DLL时钟信号驱动器3。占空比校正单元1输出第一参考信号"RVREF"和第二参考信号 "FVREF"，以响应于占空比校正使能信号"DCC_EN"校正第一内部时 钟信号"RCLK1"的占空比。时钟緩冲器2接收第一时钟信号"CLK"和第二时钟信号"CLKB",并产生利用笫一和第二参考信号"RVREF"和"FVREF"校正了占空比 的第一内部时钟信号"RCLK1"。DLL时钟信号驱动器3根据低功耗模式(power-down mode)信号 "PWDNB"、命令时钟信号"BCKO"及复位信号"RESET"接收笫一 内部时钟信号"RCLK1"，并驱动各种时钟信号"CLKIN"、 "REFCLK" 及"CONTCLK"。通过校正从外部电#供的第一时钟信号"CLK"和第二时钟信号 "CLKB"的占空比，输出第一内部时钟信号"RCLK1"作为DLL时钟 信号。然而，当第一时钟信号"CLK"和第二时钟信号"CLKB"的占空 因数(duty cycle )减小时，则可能产生具有扭曲占空比的DLL时钟信号。更具体地说，因为第一时钟信号"CLK"和与第一时钟信号"CLK" 互补的第二时钟信号"CLKB" 二者的转换时间(transitiontime)是在占 空比校正范围以外，所以时钟緩冲器2的输出信号"RCLK1"的占空比 被扭曲.如上所述，可以使用占空比校正单元1对扭曲的占空比进行校正。然 而，当扭曲程度超过占空比校正电路的临界值时，第一内部时钟信号 "RCLK1"仍会具有扭曲的占空比。因此，在用于高速工作的高频率期 间，数据有效窗口 (tDV)会由于这样发生的DLL时钟信号的扭曲占空比而 减小，这会导致装置故障。
技术实现思路
这里说明了一种能够产生具有校正占空比的DLL时钟信号的DLL 时钟信号产生电路。根据一个方面， 一种DLL(延迟锁相环)时钟信号产生电路，其包括占空比校正緩沖器，其用于接收第一时钟信号和第二时钟信号，产生第一内部时钟信号和笫二内部时钟信号，并基于由第 一 内部时钟信号的占空比控制的参考信号来校正第一和第二内部时钟信号的占空比；以及DLL时钟信号的边缘触发单元，其在第一内部时钟信号有效时具有第一电平，而 在第二内部时钟信号有效时具有第二电平。根据另 一个方面， 一种在DLL (延迟锁相环)中使用的边缘触发单元， 其包括第一节点；上拉单元，用于根据笫一内部时钟信号对第一节点进 行上拉操作；下拉单元，其用于根据第二内部时钟信号对第一节点进行下7拉操作；以及锁定单元，其与上拉单元和下拉单元耦接，该锁定单元用于 锁定第一节点上的信号，并经由上拉和下拉操作输出具有校正了的占空因 数的DLL时钟信号。根据又一个实施例， 一种用于校正内部DLL时钟信号的占空因数的 方法，包括接收第一和第二输入时钟信号，该第一和第二输入时钟信号 彼此异相；分别基于第一和第二输入时钟信号的转换定时产生第一和第二 内部时钟信号；基于第 一 内部时钟信号来控制第 一和第二输入时钟信号的 占空因数，从而控制第一和第二内部时钟信号的占空因数；基于第一和第 二内部时钟信号的转换定时产生内部DLL时钟信号。下面，在"具体实施方式"部分，说明这些以及其它的特性、方面及 实施例。附图说明根据下面结合附图的详细说明，将更清楚地理解本公开主题上面和其 它的方面、特征和其它优点，其中图1是示出传统DLL时钟信号产生电路的框图2是示出根据一个实施例的DLL时钟信号产生电路的框图3是示出可以包括在图2的电路中的边缘触发单元的详细电路图4是示出可以包括在图2的电路中的DLL时钟信号驱动器的详细 电路图5是示出图1的DLL时钟信号产生单元的操作的时间图6是示出图2的DLL时钟信号产生电路的操作的时间图；以及图7是比较图1和图2的DLL时钟信号产生电路的操作的时间图。具体实施例方式根据这里说明的各实施例，可以基于外部时钟信号产生占空比校正了 的DLL时钟信号。即，当基于外部时钟信号产生内部时钟信号时，可以 通过产生与外部时钟信号的上升沿同步以具有该外部时钟信号的占空比 的信号，并使用所产生信号的上升沿来产生另一信号，来产生占空比校正 了的DLL时钟信号。图2是示出根据一个实施例设置的DLL时钟信号产生电路IOO的图。 参考图2， DLL时钟信号产生电路100包括占空比校正緩沖器50、边缘 触发单元30以及DLL时钟信号驱动器40。占空比校正緩冲器50可以接收第一和第二时钟信号"CLK"和 "CLKB，，，并输出占空比，第一和笫二参考信号"RVREF"和"FVREF" 校正了的笫一和第二内部时钟信号"RCLK1"和"FCLK1"。基于第一 内部时钟信号"RCLK1"的占空比来控制笫一和第二参考信号"RVREF" 和"FVREF"。占空比校正緩冲器50可以包括占空比校正单元10和时钟緩冲器20。 时钟緩冲器20接收第一和第二时钟信号"CLK"和"CLKB",并提供占 空比可以由如下所述的第一和第二参考信号"RVREF"和"FVREF"控 制的第一和第二内部时钟信号"RCLK1"和"FCLK1"。这里，第一和 笫二内部时钟信号"RCLK1"和"FCLK1"分别与互相180。异相的笫一 和第二时钟信号"CLK"和"CLKB"的上升沿同步地产生.假设该笫一 和第二时钟信号"CLK"和"CLKB" ;1从具有固定周期的外部电1^供 的.占空比校正单元10可被设置为响应于占空比校正使能信号 "DCC_EN"运作，并可以接收第一内部时钟信号"RCLK1"作为反馈 信号，^F输出第一和笫二参考信号"RVREF"和"FVREF".占空比校 正单元10可以例如被实现为模拟占空比校正电路。更具体地说，占空比校正单元10可以本文档来自技高网...
【技术保护点】
一种延迟锁相环时钟信号产生电路，包括： 占空比校正缓冲器，用于接收第一时钟信号和第二时钟信号，产生第一内部时钟信号和第二内部时钟信号，并且根据基于所述第一内部时钟信号的占空比所产生的参考信号来校正第一和第二内部时钟信号的占空比；以及 边缘触发单元，其与所述占空比校正缓冲器耦接，所述边缘触发单元用于产生延迟锁相环时钟信号，所述延迟锁相环时钟信号在第一内部时钟信号有效时转换到第一电平，并在第二内部时钟信号有效时转换到第二电平。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：柳敏永，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]
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