时钟产生电路自校正系统及其校正方法技术方案

本发明专利技术提出一种时钟产生电路自校正系统和方法，其中系统包括硬件逻辑模块、和硬件逻辑模块连接的寄存器模块、和硬件逻辑模块及寄存器模块连接的时钟产生电路模块及和寄存器模块双向连接的存储模块，其中硬件逻辑模块产生搜索数据并传输至寄存器模块作为时钟产生电路模块的配置参数，寄存器模块输出寄存器数据至时钟产生电路模块，产生系统时钟信号并传输至硬件逻辑模块，系统时钟信号和外部参考时钟信号进行比较，当不满足精度要求时，对搜索数据进行校正产生新的搜索数据并进行下一轮校正，直至满足精度要求时，硬件逻辑模块停止校正，且此时搜索数据存储于存储模块。本发明专利技术可自动将电子系统中的时钟产生电路的误差降低到所要求的误差范围内。

【技术实现步骤摘要】

本专利技术涉及集成电路领域，尤其涉及可自动将电子系统中的时钟产生电路的误差降低到所要求的误差范围内的。
技术介绍
在集成电路领域中所使用的时钟信号通常需要非常高的精确度，才能确保通讯正常。现有时钟产生电路校正技术，如专利号为CN200410086408.1的中国专利，主要采用计数的算法来实现校正，一般需要借助控制单元如CPU或MCU来完成校正操作。现有时钟产生电路校正技术存在的缺陷主要有:第一、缺乏验算机制，导致无法验证其校正后的时钟精度是否满足系统要求；第二、缺乏数据控制和存储，导致校正数据可能容易丢失，可靠性差；第三、只要缺乏CPU或MCU的介入，则无法完成校正，即系统不具备自校正能力。
技术实现思路
针对上述问题，本专利技术的目的是提供一种可自动将电子系统中的时钟产生电路的误差降低到所要求的误差范围内的。—种时钟产生电路自校正系统,其包括:硬件逻辑模块，其接收外部参考时钟信号； 寄存器模块，其和所述硬件逻辑模块连接；时钟产生电路模块，其和所述硬件逻辑模块及所述寄存器模块连接；及存储模块，其和所述寄存器模块双向连接；所述硬件逻辑模块产生搜索数据并传输至所述寄存器模块作为所述时钟产生电路模块中振荡器的配置参数，所述寄存器模块根据所述搜索数据输出寄存器数据至所述时钟产生电路模块，所述时钟产生电路模块产生系统时钟信号并传输至所述硬件逻辑模块，所述硬件逻辑模块将所述系统时钟信号和所述外部参考时钟信号进行比较，当所述振荡器输出的时钟频率不满足精度要求时，所述硬件逻辑模块对所述搜索数据进行校正产生新的搜索数据并进行下一轮校正，直至所述振荡器输出的时钟频率满足精度要求时，所述硬件逻辑模块停止校正，且此时搜索数据存储于所述存储模块。本专利技术一较佳实施方式中，所述硬件逻辑模块对所述搜索数据进行校正包括增加所述搜索数据的值和减少所述搜索数据的值。本专利技术一较佳实施方式中，所述寄存器模块为可变位宽的寄存器，其在不同的时刻寄存所述搜索数据。本专利技术一较佳实施方式中,所述存储模块为非易失性存储器。本专利技术一较佳实施方式中，所述时钟产生电路自校正系统进一步包括数据传输模块，所述数据传输模块设置于所述寄存器模块和所述存储模块之间，其和所述寄存器模块及所述存储模块分别双向连接，所述存储模块通过所述数据传输模块和所述寄存器模块双向连接。本专利技术一较佳实施方式中，所述外部参考时钟信号由外部时钟产生器输入至所述硬件逻辑模块。本专利技术另外提供一种时钟产生电路自校正系统的校正方法，其包括以下步骤:产生搜索数据；比较系统时钟信号和外部参考时钟信号的频率大小，如果频率误差满足精度要求则停止校正并存储校正数据，否则判断所述系统时钟信号相对于所述外部参考时钟信号太快还是太慢；如果所述系统时钟信号相对于所述外部参考时钟信号太快，则减小所述搜索数据，如果所述系统时钟信号相对于所述外部参考时钟信号太慢，则增加所述搜索数据；延时后进入下一轮的校正。本专利技术一较佳实施方式中，所述搜索数据由硬件逻辑模块产生并传输至寄存器模块作为时钟产生电路模块中振荡器的配置参数。本专利技术一较佳 实施方式中，所述校正数据为使时钟产生电路模块中振荡器输出的系统时钟信号的频率相对于所述外部参考时钟信号的频率满足精度要求的搜索数据的值。本专利技术一较佳实施方式中，所述外部参考时钟信号由外部时钟产生器输入至所述硬件逻辑模块。相对于现有技术，所述时钟产生电路自校正系统通过其中的硬件逻辑模块、寄存器模块和时钟产生电路模块，利用所述校正方法，可以自动将相应电子系统中的时钟产生电路的误差降低到该电子系统所要求的误差精度范围内，并将校正值保存在其中的存储模块中，由此，可在所述时钟产生电路自校正系统完成校正之后，该电子系统在每次上电后其时钟产生电路都能提供高精度的时钟信号。上述说明仅是本专利技术技术方案的概述，为了能够更清楚了解本专利技术的技术手段，而可依照说明书的内容予以实施，并且为了让本专利技术的上述和其它目的、特征和优点能够更明显易懂，以下特举实施例，并配合附图，详细说明如下。附图说明图1为本专利技术第一实施例提供的时钟产生电路自校正系统的组成图。图2为本专利技术第二实施例提供的时钟产生电路自校正系统的组成图。图3为本专利技术第三实施例提供的时钟产生电路自校正系统的校正方法的工作流程图。具体实施方式为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。请参阅图1，本专利技术第一实施例提供一种时钟产生电路自校正系统100，其包括硬件逻辑模块(search reg)10、寄存器模块(reg) 20、时钟产生电路模块(osc)30及存储模块(mem)40。所述硬件逻辑模块10的输入信号为外部参考时钟信号ref_clk和所述时钟产生电路模块30输出的系统时钟信号0sc_clk，输出信号为搜索数据nxt_reg，搜索数据nxt_reg传输到所述寄存器模块20。本实施例中，所述硬件逻辑模块10利用一定的搜索算法，把搜索数据nXt_reg输出至所述寄存器模块20，作为所述时钟产生电路模块30的振荡器(图未标示)的配置参数，然后监测所述振荡器产生的系统时钟信号0SC_Clk，并通过一定的方法将所述系统时钟信号0sc_clk和所述外部参考时钟信号ref_clk进行比较，直到某一个搜索数据nXt_reg使所述振荡器输出的系统时钟信号0sc_clk的频率误差满足精度要求为止，此时，这个搜索数据nxt_reg的值为校正数据(result),其传输至所述存储模块40并存储于所述存储模块40。即所述硬件逻辑模块10循环修正所述搜索数据nXt_reg，以校正所述时钟产生电路模块30输出的系统时钟信号osc_clk,使所述系统时钟信号osc_clk的频率误差满足精度要求，并获取校正数据(result)。可以理解的是，获取校正数据(result)的过程中，所述硬件逻辑模块10涉及搜索数据nxt_reg的搜索算法和频率精度比较算法。其中,搜索数据nxt_reg的搜索算法会产生一个初始值，然后通过所述外部参考时钟信号ref_clk和所述系统时钟信号osc_clk的时钟频率的比较结果，来判断是否需要增大或者减小所述搜索数据nXt_reg的值，如果比较结果不满足精度要求则进行下一次校正，即增加或减小所述搜索数据nXt_reg产生新的搜索数据nXt_reg进行新一轮的搜索，直到所述系统时钟信号ref_clk和所述外部参考时钟信号ref_clk的比较结果满足精度要求为止。此处，增大或者减小所述搜索数据nXt_reg的值可以采用二分法或者逐次加一减一操作，具体可根据需要进行选择。频率精度比较算法是比较所述外部参考时钟信号ref_clk和所述系统时钟信号0sc_clk的时钟频率的方法，可以利用高频率的时钟来采低频率时钟的上升沿或者下降沿来加一计数，经过已知的时间后停止计数，比较计数器的值和预先计算好的标准值判断精度是否满足要求；另外一种比较方法是分别采用计数器对所述外部参考时钟信号ref_clk和所述系统时钟信号0sc_clk进行计数，经过一段时间后停止计数，比较两个计数器的值是否满足精度要求，由于所述外部参考时钟信号ref_clk和所述系统时钟信号0sc_clk是异本文档来自技高网...

【技术保护点】
一种时钟产生电路自校正系统，其特征在于，所述时钟产生电路自校正系统包括：硬件逻辑模块，其接收外部参考时钟信号；寄存器模块，其和所述硬件逻辑模块连接；时钟产生电路模块，其和所述硬件逻辑模块及所述寄存器模块连接；及存储模块，其和所述寄存器模块双向连接；所述硬件逻辑模块产生搜索数据并传输至所述寄存器模块作为所述时钟产生电路模块中振荡器的配置参数，所述寄存器模块根据所述搜索数据输出寄存器数据至所述时钟产生电路模块，所述时钟产生电路模块产生系统时钟信号并传输至所述硬件逻辑模块，所述硬件逻辑模块将所述系统时钟信号和所述外部参考时钟信号进行比较，当所述振荡器输出的时钟频率不满足精度要求时，所述硬件逻辑模块对所述搜索数据进行校正产生新的搜索数据并进行下一轮校正，直至所述振荡器输出的时钟频率满足精度要求时，所述硬件逻辑模块停止校正，且此时搜索数据存储于所述存储模块。

【技术特征摘要】
1.一种时钟产生电路自校正系统，其特征在于，所述时钟产生电路自校正系统包括: 硬件逻辑模块，其接收外部参考时钟信号； 寄存器模块，其和所述硬件逻辑模块连接； 时钟产生电路模块，其和所述硬件逻辑模块及所述寄存器模块连接；及 存储模块，其和所述寄存器模块双向连接； 所述硬件逻辑模块产生搜索数据并传输至所述寄存器模块作为所述时钟产生电路模块中振荡器的配置参数，所述寄存器模块根据所述搜索数据输出寄存器数据至所述时钟产生电路模块，所述时钟产生电路模块产生系统时钟信号并传输至所述硬件逻辑模块，所述硬件逻辑模块将所述系统时钟信号和所述外部参考时钟信号进行比较，当所述振荡器输出的时钟频率不满足精度要求时，所述硬件逻辑模块对所述搜索数据进行校正产生新的搜索数据并进行下一轮校正，直至所述振荡器输出的时钟频率满足精度要求时，所述硬件逻辑模块停止校正，且此时搜索数据存储于所述存储模块。2.按权利要求1所述的时钟产生电路自校正系统，其特征在于，所述硬件逻辑模块对所述搜索数据进行校正包括增加所述搜索数据的值和减少所述搜索数据的值。3.按权利要求1所述的时钟产生电路自校正系统，其特征在于，所述寄存器模块为可变位宽的寄存器，其在不同的时刻寄存所述搜索数据。4.按权利要求1所述的时钟产生电路自校正系统，其特征在于，所述存储模块为非易失性存储器。5.按权利要求1所述的时钟产生电路自校正系统，其特征在于，所述时钟产生电路自校正系统...

【专利技术属性】
技术研发人员：詹昶，王光耀，
申请(专利权)人：深圳市汇顶科技股份有限公司，
类型：发明
国别省市：