时钟产生电路自校正系统及其校正方法技术方案

本发明专利技术提出一种时钟产生电路自校正系统和方法，其中系统包括硬件逻辑模块、和硬件逻辑模块连接的寄存器模块、和硬件逻辑模块及寄存器模块连接的时钟产生电路模块及和寄存器模块双向连接的存储模块，其中硬件逻辑模块产生搜索数据并传输至寄存器模块作为时钟产生电路模块的配置参数，寄存器模块输出寄存器数据至时钟产生电路模块，产生系统时钟信号并传输至硬件逻辑模块，系统时钟信号和外部参考时钟信号进行比较，当不满足精度要求时，对搜索数据进行校正产生新的搜索数据并进行下一轮校正，直至满足精度要求时，硬件逻辑模块停止校正，且此时搜索数据存储于存储模块。本发明专利技术可自动将电子系统中的时钟产生电路的误差降低到所要求的误差范围内。

【技术实现步骤摘要】

本专利技术涉及集成电路领域，尤其涉及可自动将电子系统中的时钟产生电路的误差降低到所要求的误差范围内的。
技术介绍
在集成电路领域中所使用的时钟信号通常需要非常高的精确度，才能确保通讯正常。现有时钟产生电路校正技术，如专利号为CN200410086408.1的中国专利，主要采用计数的算法来实现校正，一般需要借助控制单元如CPU或MCU来完成校正操作。现有时钟产生电路校正技术存在的缺陷主要有:第一、缺乏验算机制，导致无法验证其校正后的时钟精度是否满足系统要求；第二、缺乏数据控制和存储，导致校正数据可能容易丢失，可靠性差；第三、只要缺乏CPU或MCU的介入，则无法完成校正，即系统不具备自校正能力。
技术实现思路
针对上述问题，本专利技术的目的是提供一种可自动将电子系统中的时钟产生电路的误差降低到所要求的误差范围内的。—种时钟产生电路自校正系统,其包括:硬件逻辑模块，其接收外部参考时钟信号； 寄存器模块，其和所述硬件逻辑模块连接；时钟产生电路模块，其和所述硬件逻辑模块及所述寄存器模块连接；及存储模块，其和所述寄存器模块双向连接；所述硬件逻辑模块产生搜索数据并传输至所述寄存器模块作为所述时钟产生本文档来自技高网...

【技术保护点】
一种时钟产生电路自校正系统，其特征在于，所述时钟产生电路自校正系统包括：硬件逻辑模块，其接收外部参考时钟信号；寄存器模块，其和所述硬件逻辑模块连接；时钟产生电路模块，其和所述硬件逻辑模块及所述寄存器模块连接；及存储模块，其和所述寄存器模块双向连接；所述硬件逻辑模块产生搜索数据并传输至所述寄存器模块作为所述时钟产生电路模块中振荡器的配置参数，所述寄存器模块根据所述搜索数据输出寄存器数据至所述时钟产生电路模块，所述时钟产生电路模块产生系统时钟信号并传输至所述硬件逻辑模块，所述硬件逻辑模块将所述系统时钟信号和所述外部参考时钟信号进行比较，当所述振荡器输出的时钟频率不满足精度要求时，所述硬件逻辑模块对...

【技术特征摘要】
1.一种时钟产生电路自校正系统，其特征在于，所述时钟产生电路自校正系统包括: 硬件逻辑模块，其接收外部参考时钟信号； 寄存器模块，其和所述硬件逻辑模块连接； 时钟产生电路模块，其和所述硬件逻辑模块及所述寄存器模块连接；及 存储模块，其和所述寄存器模块双向连接； 所述硬件逻辑模块产生搜索数据并传输至所述寄存器模块作为所述时钟产生电路模块中振荡器的配置参数，所述寄存器模块根据所述搜索数据输出寄存器数据至所述时钟产生电路模块，所述时钟产生电路模块产生系统时钟信号并传输至所述硬件逻辑模块，所述硬件逻辑模块将所述系统时钟信号和所述外部参考时钟信号进行比较，当所述振荡器输出的时钟频率不满足精度要求时，所述硬件逻辑模块对所述搜索数据进行校正产生新的搜索数据并进行下一轮校正，直至所述振荡器输出的时钟频率满足精度要求时，所述硬件逻辑模块停止校正，且此时搜索数据存储于所述存储模块。2.按权利要求1所述的时钟产生电路自校正系统，其特征在于，所述硬件逻辑模块对所述搜索数据进行校正包括增加所述搜索数据的值和减少所述搜索数据的值。3.按权利要求1所述的时钟产生电路自校正系统，其特征在于，所述寄存器模块为可变位宽的寄存器，其在不同的时刻寄存所述搜索数据。4.按权利要求1所述的时钟产生电路自校正系统，其特征在于，所述存储模块为非易失性存储器。5.按权利要求1所述的时钟产生电路自校正系统，其特征在于，所述时钟产生电路自校正系统...

【专利技术属性】
技术研发人员：詹昶，王光耀，
申请(专利权)人：深圳市汇顶科技股份有限公司，
类型：发明
国别省市：