非整数除频器以及可产生非整数时脉信号的锁相回路制造技术

一种非整数除频器以及可产生非整数时脉的锁相回路。此除频器包括除频电路、延迟电路，以及选择电路。除频电路用以将时脉信号除以一个整数预设值，以得到一个除频脉冲。延迟电路用以将除频脉冲分别延迟时脉信号的周期的第一预设倍数以及第二预设倍数，以产生第一延迟脉冲与第二延迟脉冲。选择电路根据一个除频倍数而选择第一延迟脉冲与第二延迟脉冲其中之一，用以作为除频器的输出脉冲。其中，上述的除频倍数介于第一预设倍数与第二预设倍数之间。

【技术实现步骤摘要】

本专利技术是有关于一种锁相回路的技术，且特别是有关于一种非整数除频 器以及可产生非整数时脉信号的锁相回路。
技术介绍
锁相回路(Phase Lock Loop, PLL)的作用是使用频率变动量极低的振 荡源作为基准参考，通过闭回路控制系统的回馈作用，驱动可变频率的元件 的动作，使其能快速且持续稳定地和振荡源达到同相位的状态。图1示为已知锁相回路的系统架构图。请参考图1，此锁相回路由五个 子电路系统所组成，分别为相位频率侦测器PFD、电荷帮浦CP、回路滤 波器LF、压控振荡器VCO及除频器FD。相位频率侦测器PFD用以侦测参 考信号REF以及除频后的回馈信号DS的差异，且将上述两者REF与DS 的比较结果化为两数字信号，分别是上拉信号DH以及下拉信号DL输出。 电荷帮浦CP目的为将此二数字信号转换为一控制电压CV输出。回路滤波 器LF则可将此控制电压的高频部分过滤。压控振荡器VCO即根据此控制 电压的大小，振荡出一振荡时脉信号VO。除频器FD作用为调降此振荡时 脉信号VO的频率，产生回馈信号DS并回馈至相位频率侦测器PFD。已知的锁相回路所输出的振荡时脉信号VO基本上会与参考信号REF 呈现同相位，但是频率相差一预定倍数，此预定倍数是由除频器FD的除频 倍数来决定。由于某些应用需要使参考信号REF与振荡时脉信号VO的频 率具有非整数倍的关系。因此有人提出了用以产生非整数倍频时脉信号的锁 相回路。图2所示为已知的用以产生非整数倍频时脉的锁相回路的电路方框 图。请参考图2，此电路基本上构成与上述图l相同，其不同处在于此锁相 回路的除频器FD是可以产生除频N或N+1的回馈信号DS,并且此除频器 FD是分别受计数电路CUl 、 CU2来控制，且计数电路CUl与CU2分别具有门檻值A与门槛值B，并依据回馈信号DS的周期以当作其计数的基准运 行时脉。为了筒单说明此除频器FD的运行，先做以下假设假如除频器FD可 以操作在除4模式或除5模式(即上述N=4，而N+l=5 );且上述A与B 两个门槛值分别为3及5。故当除频器FD启动时，计数电路CU1、 CU2会 分别从3及5而开始向下计数，且此时计数电路CU1会输出模式信号Mode 为1的状态，以使除频器FD运行在除N+1模式，并当计数电路CUl向下 计数到0时，计数电路CU1便会使其所输出的模式信号Mode的状态由1 转为0，以使除频器FD运行在除N的模式，并且停止计数。紧接着，当计数电路CU2继续向下计数到0时，计数电路CU2会使计 数电路CU1所输出的模式信号Mode的状态由0转为1,以使除频器FD运 行在除N+1的模式，且此时计数电路CU1、 CU2会再同时重新开始向下计 数，以周而复始地改变除频器FD所接收的模式信号Mode的状态，故而使 得除频器FD将会有3/5的时间是运行在除N+1模式，且有2/5的时间是运 行在除N模式。因此，图2所揭露的除频器FD所输出的回馈信号DS的频 率会相当于振荡时脉信号VO的频率除以4+(3/5)的数值。依据上述可知，已知用以产生非整数倍频时脉的锁相回路虽然可以产生 与参考信号REF的频率相差N+A/B倍的振荡时脉信号VO。然而，此种锁 相回路所输出的振荡时脉信号VO的频率的倍数已经被限制在N与N+l之 间。也就是说，在此类架构下的锁相回路的除频才莫式仅为除N或N+1双除 频模式，而无法在同一架构下任意变换成多除频模式。
技术实现思路
本专利技术的目的就是在提供一种非整数除频器，可用以将一个时脉信号除 以一非整数而得到非整数频率的时脉信号。本专利技术的另一目的是提供一种锁相回路，可用以产生非整数倍的时脉信 基于上述目的，本专利技术提出一种非整数除频器，此除频器包括除频电路、延迟电路以及选择电路。除频电路用以将所接收的时脉信号除以一个整数预 设值后，以得到一个除频脉沖。延迟电路用以接收上述除频脉沖以及上述时 脉信号，并将除频脉冲分别延迟时脉信号的周期的第 一与第二预设倍数后以 分别产生第 一与第二延迟脉冲。选择电路接收第 一延迟脉沖以及第二延迟脉 沖后，根据一个除频倍数而将第一延迟脉冲以及第二延迟脉沖择一输出以作 为非整数除频器的输出脉沖。其中，上述除频倍数介于第一预设倍数与第二 预设倍数之间，且每当输出脉冲使能时，启动除频电路以输出除频脉沖。本专利技术提出一种锁相回路，其通过利用一非整数除频器来产生非整数时 脉信号。此锁相回路包括相位频率侦测器、电荷帮浦、压控振荡器、除频电 路、延迟电路，以及选择电路。相位频率侦测器接收输出脉沖及参考信号， 并通过比较输出脉沖及参考信号后输出一个上拉信号及一个下拉信号。电荷 帮浦接收上述的上拉信号与下拉信号后输出一个控制电压。压控振荡器接收 上述的控制电压后，再根据控制电压来决定其所输出的时脉信号的频率。除频电路用以将所接收的时脉信号除以一个整数预设值后，以得到一个 除频脉沖。延迟电路用以接收上述除频脉冲信号以及上述时脉信号，并将除 频脉沖分别延迟时脉信号的周期的第一与第二预设倍数后以分别产生第一 与第二延迟脉冲。选择电路接收第一延迟脉冲以及第二延迟脉沖后，根据一 个除频倍数而将第 一延迟脉冲以及第二延迟脉沖择一输出以作为输出脉冲。 其中，上述除频倍数介于第一预设倍数与第二预设倍数之间，并当输出脉冲 使能时，启动除频电路以输出除频脉沖，且除频电路、延迟电路以及选择电 路构成非整数除频器。本专利技术提出一种可产生非整数频率的除频器。此非整数除频器通过整数 的除频电路产生一个除频脉冲，并且通过延迟电路产生至少两个频率相同， 但延迟相位不同的延迟脉沖，最后再通过选择电路根据所欲除频的除频倍数 来选择上述至少两个延迟脉冲其中之一以输出当作非整数除频器的输出脉 冲。也亦因如此，本专利技术的非整数除频器理论上可以产生任意不同除数的时 脉信号，且应用本专利技术的锁相回路可以产生与参考信号相差任意不同倍率的 时脉信号。另外，本专利技术的除频器只需通过改变选择电路所接收的除频倍率，便可以任意调整输出时脉的频率，且本专利技术通过适当的设计，锁相回路所输 出的时脉信号频率的可调整幅度远比已知锁相回路来得更广阔，而不会受限 于已知所应用的除频器的整数除频倍数。为让本专利技术的上述和其他目的、特征和优点能更明显易懂，下文特举较 佳实施例，并配合附图，作详细说明如下。附图说明图1为已知锁相回路的系统架构图。图2为已知的用以产生非整数倍频时脉的锁相回路的电路方框图。图3为本专利技术一实施例的锁相回路30的电路方框图。图4为本专利技术一实施例的压控振荡器33所输出的时脉信号VCK、非整 数除频器34所输出的输出脉沖VFB，以及除频电路341所输出的除频脉冲 VP的时乐K时序图。图5为应用于本专利技术图3所示实施例的一种选择电路343的电路图。图6为本专利技术另一较佳实施例的锁相回路60的电路图。图7为本专利技术图6所示实施例的延迟电路642内部电路图。图8为本专利技术图6所示实施例的选择电路643内部电路图。具体实施方式图3所示为本专利技术一实施例的锁相回路30的电路方框图。请参考图3， 此锁相回路30包括相位频率侦测器31、电荷帮浦32、压控振荡器33，以 及非整数除频器34。此非整数除频器34包括除频电路341、延迟电路342， 以及选择电路343。此实施例的锁相回路30中的所有构件本文档来自技高网...

【技术保护点】
一种非整数除频器，包括：一除频电路，接收一时脉信号，用以将该时脉信号除以一整数预设值，得到一除频脉冲；一延迟电路，接收该除频脉冲以及该时脉信号，用以将该除频脉冲延迟该时脉信号的周期的一第一预设倍数，进而产生一第一延迟脉冲，并将该除频脉冲延迟该时脉信号的周期的一第二预设倍数，进而产生一第二延迟脉冲；以及一选择电路，接收该第一延迟脉冲以及该第二延迟脉冲，并根据一除频倍数而将该第一延迟脉冲以及该第二延迟脉冲择一输出以作为该非整数除频器的一输出脉冲，其中，该除频倍数介于该第一预设倍数与该第二预设倍数之间，并每当该输出脉冲使能时，启动该除频电路以输出该除频脉冲。

【技术特征摘要】

【专利技术属性】
技术研发人员：赵自强，黄柏仁，
申请(专利权)人：凌阳科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]