集成电路制造技术

本发明专利技术提供一种集成电路。集成电路包括至少一主芯片以及输入输出接口芯片。主芯片具有多数个焊垫。输入输出接口芯片则包括时钟信号产生器，并用以产生至少一时钟信号。其中输入输出接口芯片的时钟信号产生器提供时钟信号至主芯片以作为主芯片的工作时钟信号。主芯片为多晶胞芯片。各晶胞与相邻的晶胞间具有至少一相隔空间。各信号传输线组用以进行至少部分相邻晶胞间的信号传输。其中多晶胞芯片是可使用的，通过部分相隔空间进行切割以切断部分信号传输线组，使多晶胞芯片被分割为多个子芯片，其中至少部分子芯片仍可使用。因此，本发明专利技术的集成电路，可有效降低生产成本。

Integrated circuit

The present invention provides an integrated circuit. The integrated circuit includes at least one master chip and an input output interface chip. The main chip has many pads. The input / output interface chip includes a clock signal generator and generates at least one clock signal. The clock signal generator of the input output interface chip provides the clock signal to the main chip as the working clock signal of the main chip. The main chip is a multi cell chip. Each cell has at least one space apart from the adjacent cell. The signal transmission line for at least part of the signal transmission between adjacent cell. The cell chip can be used to cut, cut off part of signal transmission line through part separated by space, the multi cell chip is divided into multiple sub chip, wherein at least a portion of the sub chip can be used. Therefore, the integrated circuit of the invention can effectively reduce the production cost.

【技术实现步骤摘要】
集成电路
本专利技术涉及一种集成电路，尤其涉及一种整合式的集成电路。
技术介绍
随着电子产品的需求的增加，电子产品中关于微控制器的运算能力的需求也随之增高。在现有的
中，常见将微控制器、存储器、输入输出接口电路以及其他模拟电路(如电压产生器、时钟产生器)整合在单一个芯片中。在上述的前提下，若使用高阶制程来进行微控制器的集成电路的设计，虽然可以降低数字电路部分的电路面积，但在模拟电路的设计上，为了提供合乎规格的电气特性(如驱动电流、耐电压等)，常需要耗费更大的电路面积。而造成成本的浪费。另外，在关于静电放电防护电路方面，高阶制程所生产的集成电路，要能提供足够大的静电放电防护能力，所需要的电路面积也很大，也会使成本大幅的提升。也就是说，在现有的
中，在兼顾微控制器的表现与成本上，是一个重要且困难的课题。
技术实现思路
本专利技术提供一种集成电路，可有效降低生产成本。本专利技术的集成电路包括至少一主芯片以及输入输出接口芯片。主芯片具有多数个焊垫。输入输出接口芯片则包括时钟信号产生器，并用以产生至少一时钟信号。其中输入输出接口芯片的时钟信号产生器提供时钟信号至主芯片以作为主芯片的工作时钟信号。上述的主芯片为多晶胞芯片。其中，多晶胞芯片包括半导体基底、多数个晶胞以及多数个信号传输线组。晶胞排列在半导体基底上，各晶胞与相邻的晶胞间具有至少一相隔空间。各信号传输线组配置在相邻晶胞间的相隔空间上，并用以进行至少部分相邻晶胞间的信号传输。其中多晶胞芯片是可使用的，且多晶胞芯片通过部分相隔空间进行切割以切断部分信号传输线组，致使多晶胞芯片被分割为多个子芯片，其中切割后的至少部分子芯片仍可使用。在本专利技术一实施例中，上述的输入输出接口芯片还包括电压产生器。电压产生器耦接主芯片，产生至少一电源电压，并提供电源电压至主芯片以作为主芯片的操作电源。在本专利技术一实施例中，上述的输入输出接口芯片还包括多数个连接焊垫。连接焊垫分别与主芯片上的焊垫相耦接。在本专利技术一实施例中，上述的输入输出接口芯片还包括至少一周边电路以及封装外连接接口电路。周边电路耦接电压产生器以及时钟信号产生器。封装外连接接口电路用以连接至半导体装置外的外部电子装置。在本专利技术一实施例中，集成电路还包括封装载体，其中，主芯片以及输入输出接口芯片配置在封装载体上。在本专利技术一实施例中，集成电路还包括多数条内部导线以及多数条外部引脚。内部导线配置在封装载体上，并使焊垫耦接输入输出接口芯片。外部引脚耦接至封装外连接接口电路。其中，外部引脚用以连接至外部电子装置。在本专利技术一实施例中，上述的封装载体上配置多个焊垫及分别对应焊垫的多个静电放电防护电路，其中，外部引脚分别耦接至封装载体上的焊垫。在本专利技术一实施例中，上述的主芯片配置在输入输出接口芯片上并部分覆盖输入输出接口芯片。在本专利技术一实施例中，上述的输入输出接口芯片通过多数个导电凸块耦接至焊垫，输入输出接口芯片通过多数条外部引脚耦接至外部电子装置。在本专利技术一实施例中，制造上述的主芯片的制程阶级高于制造上述的输入输出接口芯片的制程阶级。基于上述，本专利技术整合至少一主芯片以及输入输出接口芯片至一集成电路中。其中，输入输出接口芯片用来产生时钟信号并将时钟信号提供时钟信号至主芯片以作为主芯片的工作时钟信号。因此，主芯片中不需设置产生工作时钟信号的相关电路，可以不受限于产生工作时钟信号的相关电路而选择合适的高阶制程。另外，输入输出接口芯片可针对时钟信号产生器以及所要执行的周边接口功能的考量来选择不同于主芯片的制程。如此一来，集成电路中各芯片都是利用最佳选择的制程来制造，在不影响集成电路的效能上使生产成本降到最低。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明下面的附图是本专利技术的说明书的一部分，示出了本专利技术的示例实施例，附图与说明书的描述一起说明本专利技术的原理；图1示出本专利技术一实施例的集成电路的示意图；图2示出本专利技术另一实施例的集成电路200的示意图；图3示出本专利技术实施例的集成电路的封装结构示意图；图4示出本专利技术另一实施例的集成电路的封装结构示意图；图5示出本专利技术主芯片的一实施方式的示意图。附图标记说明：100、200、300、400：集成电路；110、210、310、410、500：主芯片；120、220、320、420：输入输出接口芯片；330：封装载体；CK：时钟信号；121、221：时钟信号产生器；OPI：封装外连接接口；222：电压产生器；224：封装外连接接口电路；223：周边电路；VDD：电源电压；BP1、BP2：导电凸块；ILB：内部导线；OLB：外部引脚；PAD1、PAD2、PD、PAD3、PAD4：焊垫；ESD1、ESD2、ESD3、ESD4：静电放电防护电路；WIR1、WIR2、WIR3、WIR4：封装打线；SUB：半导体基底；CELL：晶胞；OCI：信号传输线组。具体实施方式现将详细参考本专利技术的示范性实施例，在附图中说明所述示范性实施例的实例。另外，凡可能之处，在附图及实施方式中使用相同标号的元件/构件代表相同或类似部分。请参照图1，图1示出本专利技术一实施例的集成电路的示意图。集成电路100包括主芯片110以及输入输出接口芯片120。输入输出接口芯片120耦接至主芯片110，并作为主芯片110与集成电路100外的外部电子装置(未示出)的输入输出接口。主芯片110以及输入输出接口芯片120分属于不同的芯片，在本专利技术一实施例中，芯片110以及输入输出接口芯片120可分别为利用两种不同的制程所制造出的芯片。其中，主芯片110为多晶胞芯片，而关于多晶胞芯片的实施细节，在后面的实施例中将有详尽的说明。输入输出接口芯片120包括时钟信号产生器121。时钟信号产生器121用来产生时钟信号CK，并将时钟信号CK提供至主芯片110以作为主芯片110的工作时钟信号。值得一提的，主芯片110中所需要的时钟信号都可以依据时钟信号CK来产生。主芯片110并不需要设置独立产生时钟信号的相关电路。在本专利技术其他实施例中，当主芯片110需要不同频率的工作时钟信号时，时钟信号产生器121可以提供多种不同频率的时钟信号CK至主芯片110以作为主芯片110的工作时钟信号。在另一方面，输入输出接口芯片120可具有封装外连接接口OPI。输入输出接口芯片120可以通过封装外连接接口OPI与集成电路100外的外部电子装置进行连接，并通过封装外连接接口OPI来与所连接的外部电子装置进行信号传输的动作。基于上述，主芯片110与外部电子装置间的信号传输动作是通过输入输出接口芯片120来进行的。因此，主芯片110在设计上不需要配合外部电子装置的电气特性需求来进行设计。具体来说明，在本实施例中，主芯片110的信号输出端可以不需要提供很大的输出电压及输出电流来与外部电子装置进行沟通，而可以选用较高阶的制程来进行主芯片110的制造。此外，输入输出接口芯片120则用以提供合适电气特性的信号来与外部电子装置间进行信号传输。因此，输入输出接口芯片120可选用较低阶的制程来制造。输入输出接口芯片120中可设置较适合使用低阶制程来制造的周边电路，例如时钟信号产生器121及/或各种模拟电路。主芯片110则主要包括高密度的逻辑电本文档来自技高网...

【技术保护点】
一种集成电路，其特征在于，包括：至少一主芯片，具有多数个焊垫，其中所述主芯片为一多晶胞芯片，其中，所述多晶胞芯片包括：半导体基底；多个晶胞，配置在所述半导体基底上，所述多个晶胞中的任二相邻晶胞间具有相隔空间；以及多个信号传输线组，所述多个信号传输线组分别配置在至少部分该些相隔空间上，并分别用以进行至少部分相邻晶胞间的信号传输，其中所述多晶胞芯片是可使用的，且所述多晶胞芯片通过部分该些相隔空间进行切割以切断部分所述多个信号传输线组，致使所述多晶胞芯片被分割为多个子芯片，其中切割后的部分所述多个子芯片仍可使用；以及输入输出接口芯片，包括一时钟信号产生器，产生至少一时钟信号；其中，所述输入输出接口芯片的所述时钟信号产生器提供所述时钟信号至所述主芯片以作为所述主芯片的工作时钟信号。

【技术特征摘要】
1.一种集成电路，其特征在于，包括：至少一主芯片，具有多数个焊垫，其中所述主芯片为一多晶胞芯片，其中，所述多晶胞芯片包括：半导体基底；多个晶胞，配置在所述半导体基底上，所述多个晶胞中的任二相邻晶胞间具有相隔空间；以及多个信号传输线组，所述多个信号传输线组分别配置在至少部分该些相隔空间上，并分别用以进行至少部分相邻晶胞间的信号传输，其中所述多晶胞芯片是可使用的，且所述多晶胞芯片通过部分该些相隔空间进行切割以切断部分所述多个信号传输线组，致使所述多晶胞芯片被分割为多个子芯片，其中切割后的部分所述多个子芯片仍可使用；以及输入输出接口芯片，包括一时钟信号产生器，产生至少一时钟信号；其中，所述输入输出接口芯片的所述时钟信号产生器提供所述时钟信号至所述主芯片以作为所述主芯片的工作时钟信号。2.根据权利要求1所述的集成电路，其特征在于，所述输入输出接口芯片还包括：电压产生器，耦接所述主芯片，所述电压产生器产生至少一电源电压，并提供所述电源电压至所述主芯片以作为所述主芯片的操作电源。3.根据权利要求1所述的集成电路，其特征在于，所述输入输出接口芯片还包括：多数个连接焊垫，所述多数个连接焊垫分别与主芯片上的所述多数个焊垫相耦接。4.根据权利要求2所述的集成电路，其特征在于，所述输入输出接口芯片还包括：至...

【专利技术属性】
技术研发人员：施炳煌，廖栋才，李桓瑞，
申请(专利权)人：凌阳科技股份有限公司，
类型：发明
国别省市：中国台湾,71