移位寄存器和图象显示装置制造方法及图纸

在有与时钟信号同步动作的触发电路的移位寄存器中，设置根据各触发电路的前级输出而开闭的开关部件，通过开关部件选择地输入时钟信号，同时将被选择的时钟信号反相并作为各级的移位寄存器输出。另外，使用占空因数是５０％以下的各低电平期间不重叠的２种类的时钟信号，可防止移位寄存器各输出重叠。因此，提高了适于图象显示装置的驱动电路使用、可使驱动电路缩小化，并可任意改变输出信号的脉冲宽度的移位寄存器，以及使用移位寄存器的图象显示装置。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及例如适用于图象显示装置的驱动电路、可缩减该驱动电路、并可任意改变输出信号脉冲幅度的移位寄存器，以及使用该移位寄存器的图象显示装置。在图象显示装置的数据信号线驱动电路和扫描信号线驱动电路中，已往为了取得对输入的图象信号进行取样时的定时，或者为了生成供给各扫描信号线的扫描信号，广泛使用移位寄存器。在数据信号线驱动电路中，为了通过数据信号线将由图象信号得到的图象数据写入各象素，生成取样信号。这时，当取样信号与前级和下一级的取样信号重叠时，图象数据变动很大，将向数据信号线输出错误的图象数据。为了避免这样的不好的情况，已有的移位寄存器101构成图32所示的电路结构。图32所示的移位寄存器101由n级组成，各级具有D型触发电路102、NAND电路103、二级倒相器104a·104b、以及NOR电路105。在移位寄存器101中输入相互相位不同的2个时钟信号SCK·SCKB和启动脉冲SSP。以对输入的图象信号进行取样的一半周期供给时钟信号SCK·SCKB，与该时钟信号SCK·SCKB同步，从移位寄存器101的各极顺序输出脉冲。从移位寄存器101的第i(1≤i≤n)级来看，第i-1级的D型触发器102的输出Qi-1和第i级的D型触发器102的输出Qi被输入到第i级的NAND电路103，得到输出信号NSOUTi。为了使第i级的取样信号Si与第i+1级的取样信号Si+1重叠，因此输出信号NSOUTi不仅直接输入到第i级的NOR电路105的一个输入端子，而且也输入到由二级倒相器104a·104b组成的延迟电路。由于该延迟电路的输出被输入到NOR电路105的另一个输入端子，因此可以减小从第i级NOR电路105输出的取样信号Si的宽度。在移位寄存器101的各级，通过进行与上述同样的处理，则如图33所示，可以得到相互不重叠的取样信号S1～Sn。下面根据图34和图35对扫描信号线驱动电路中设置的已有移位寄存器111予以说明。扫描信号线驱动电路把扫描信号输出到各扫描信号线，以便顺序将图象数据写入显示部配置的象素。这时，为了第i+1个扫描信号不与第i个扫描信号重叠，或者为了进行更新在第i个写完的数据信号线上的图象数据的处理等，必须停止脉冲输出。在扫描信号线驱动电路中设置的已有移位寄存器111，如图34所示，由n级组成，各级具有D型触发电路112、NAND电路113、以及NOR电路114。在移位寄存器111中输入相互相位不同的2个时钟信号GCK·GCKB、启动脉冲GSP、以及脉冲宽度控制信号PWC。在移位寄存器111，与时钟信号GCK·GCKB同步，从各级顺序输出脉冲。从移位寄存器111的第i(1≤i≤n)级来看，第i-1级的D型触发电路112的输出Qi-1和第i级的D型触发电路112的输出Qi被输入到第i级的NAND电路113，得到输出信号NOUTi。这样得到的各级的输出信号NOUT1～NOUTn分别以与扫描信号GL1～GLn相同的周期输出。在移位寄存器111，脉冲宽度控制信号PWC直接被输入到各级的NOR电路114的一个输入端子。在第i级的NOR电路114的另一个输入端子输入第i级的NAND电路113的输出信号NOUTi。因此，从第i级的NOR电路114输出扫描信号Gli。在移位寄存器111的各级，进行与上述同样的处理，如图35所示，可以得到相互不重叠的扫描信号GL1～GLn。因而，第i+1个扫描信号GLi+1不与第i个扫描信号GLi重叠，即可进行更新在第i个写完的数据信号线上的图象数据的处理等。上述D型触发电路102·112，如图36所示，其电路构成是从D端子输入信号A，从另一个端子输入2个时钟信号CK·CKB，从Q端子输出信号B。但是，在上述已有的移位寄存器101·111中，需要有如图32和图34所示的电路，产生了驱动电路规模变大的问题。近年来，由于要求有显示画面更宽阔、高清晰、而且使显示领域周围狭窄的图象显示装置，因此必须使驱动电路的面积更小。在图象显示装置以外使用时，对移位寄存器电路构成的简单化的要求也较高。另外，作为在数据信号线驱动电路中设置的已有的移位寄存器，也可以是图37所示的结构。在图37所示的移位寄存器中，以对输入的图象信号进行取样的周期的一半周期提供S时钟信号SCK，与该时钟信号同步顺序输出移位寄存器部PIS的输出。从移位寄存器PIS的第n级来看时，在第n级(SSRn)的输出Qn和第(n-1)级(SSRn-1)的输出Qn-1，用NAND＿Sn，得到NSOUTn。为了第n级的取样信号不与第(n-1)级的取样信号重叠，通过取得NSOUTn和控制取样脉冲宽度的取样脉冲宽度控制信号SPWC的“非或”的NOR＿San，使取样信号的宽度变小。通过对移位寄存器PIS各输出进行同样的处理，如图38的定时图所示，得到了不重叠的取样信号。这时，脉冲宽度控制信号SPWC具有S时钟信号SCK的2倍频率。作为在扫描信号线驱动电路中设置的已有移位寄存器，也可以是图39所示的结构。在图39所示的移位寄存器中，输出扫描信号，以便顺序将提供给数据信号线的图象信号写入在显示部配置的象素。这时，为了第n个扫描信号不与第(n-1)个扫描信号重叠，或者为了进行更新在第(n-1)个写完的数据信号线上的图象信号的处理等，必须停止输出。图39具体显示电路图，图40显示其定时图。对其动作予以说明。在图39中，与G时钟信号GCK同步地顺序输出移位寄存器PIG的输出。从移位寄存器PIG的第n级来看时，在第n级(GSRn)的输出(Qn)和第(n-1)级(GSRn-1)的输出(Qn-1)，用NAND＿Gn，得到NOUTn。该NOUTn以与扫描信号同样的周期分别输出。如前所述，为了第n个扫描信号不与第(n-1)个扫描信号重叠，或者为了进行更新在第(n-1)个写完的数据信号线上的图象信号的处理或预先充电处理等而停止输出时，再输入扫描脉冲宽度控制信号GPWC，与NOUTn一起，用NOR＿Gn，得到GLn。该GLn作为驱动第n条扫描信号线的扫描信号。这时，脉冲宽度控制信号GPWC具有G时钟信号GCK的2倍频率。构成上述图37和图39的移位寄存器的触发电路(D触发电路)，如图36所示，其电路构成是从D端子输入信号A、从另一个端子输入2个时钟信号CK、CKB时，输出信号B。一般来说，电子电路的消耗电功率与频率、负载容量、电压的平方成比例地增加。因此，在生成向图象显示装置传送的图象信号的电路等、与图象显示装置连接的电路、或者图象显示装置中，为了减少消耗电功率，要进一步降低驱动电压。例如上述图象信号生成电路采用单晶硅晶体管的电路中，驱动电压多数设定在5V和3.3V或以下的值。另外，如象素、数据信号线驱动电路、或者扫描信号线驱动电路那样，在使用为了确保较宽阔的显示面积的多晶硅晶体管电路中，由于基板间的临界值电压的差别达到数V(例如15V)，因此驱动电压的减低难于完满进行。在外加比移位寄存器的驱动电压低的输入信号时，在移位寄存器中设置了使该输入信号升压的电平移位器。一般来说，使用具有2个相位的2种信号作为电平移位器的输入信号，该2种信号是相互反相的关系。具体地说，如图37、图39所示，例如供给移位寄存器PIS、PIG、5V振幅的各输入信号时，图中3个中的2个本文档来自技高网...

【技术保护点】
一种移位寄存器，具有： 输入时钟信号的多级触发电路； 在上述每个多级触发电路中设置的控制上述时钟信号输入的开关部件， 根据上述多级触发电路的第ｉ（ｉ是任意值）级的输出信号，控制第ｉ＋１级的上述开关部件，与控制向第ｉ＋１级上述触发电路的上述时钟信号的输入的同时，生成与上述时钟信号的脉冲宽度相同宽度的输出脉冲。

【技术特征摘要】
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【专利技术属性】
技术研发人员：鹫尾一，久保田靖，前田和宏，海濑泰佳，MJ布朗罗，GA盖尔恩斯，
申请(专利权)人：夏普公司，
类型：发明
国别省市：JP[日本]