电压位准位移电路制造技术

本发明专利技术是有关于一种电压位准位移电路，在传统的电压位准位移电路中，在每一对ＮＭＯＳ晶体管与ＰＭＯＳ晶体管间，各加入一个ＰＭＯＳ晶体管。其中，加入的ＰＭＯＳ晶体管的第一源／汲极端和闸极端，是分别对应耦接原有的ＮＭＯＳ晶体管的第二源／汲极端和闸极端，而加入的ＰＭＯＳ晶体管的第二源／汲极端，则与原有的ＰＭＯＳ晶体管的第一源／汲极端互相耦接。当原有的ＮＭＯＳ晶体管由关闭状态转为导通状态之后，加入的ＰＭＯＳ晶体管由导通状态转为关闭状态，使得原有的ＮＭＯＳ晶体管和ＰＭＯＳ晶体管不会互相影响，而可以避免导致争竞效应。

【技术实现步骤摘要】

本专利技术涉及一种电压位准位移电路(Level Shifter)，特别是涉及一种可以降低杂讯干扰的电压位准位移电路。
技术介绍
电压位准位移电路是将讯号在两个不同的电压供应领域(Domain)中进行转换。例如，电压位准位移电路可以将由操作在低电压(如1.2V)下的集成电路所产生的讯号，转换到操作在高电压(如3.3V)下的集成电路。当需要同时使用两个具有不同的操作电压的集成电路时，电压位准位移电路就会被用来将其中一个集成电路所产生的讯号，转换到另一个集成电路。图1是现有习知的电压位准位移电路图。请参阅图1所示，现有习知的电压位准位移电路是将输入讯号Lo由输入缓冲器100输入，而输入讯号Lo是在位移前电压(Pre-shifting Voltage)VDDIN范围内变动。另外，缓冲器100是由两个反向器电路102和104以串接方式所组成，其中反向器电路102的输入是接收输入讯号Lo，而反向器电路104的输入则耦接反向器电路102的输出。因此，缓冲器100会依据输入讯号Lo而产生第一缓冲输出讯号Lo1，以及产生与第一缓冲输出讯号Lo1反相的第二缓冲输出讯号Lo2。此外，现有习知的电压位准位移电路还包括第一NMOS晶体管121、第一PMOS晶体管123、第二NMOS晶体管125和第二PMOS晶体管127。其中，第一NMOS晶体管121和第二NMOS晶体管125的闸极端分别接收第二缓冲输出讯号Lo2和第一缓冲输出讯号Lo1。另外，第一NMOS晶体管121的第一源/汲极端是接地，而其第二源/汲极端耦接至第一PMOS晶体管123的第一源/汲极端，并且输出第一电压位移讯号NT1。另外，第一PMOS晶体管123的第二源/汲极端则耦接位移后电压(Post-shifting Voltage)VPPIN，而其闸极端是耦接第二NMOS晶体管125的第二源/汲极端。第二NMOS晶体管125的第一源/汲极端接地，而其第二源/汲极端耦接第二PMOS晶体管127的第一源/汲极端，并且产生第二电压位移讯号NT2。第二PMOS晶体管127的第二源/汲极端同样耦接位移后电压VPPIN，而其闸极端则耦接第一NMOS晶体管121的第二源/汲极端。在上述中，位移后电压VPPIN是高于位移前电压VDDIN。当输入讯号Lo为低位准状态(Low State)时，则缓冲器100会分别输出一个高位准状态(High State)的第一缓冲输出讯号Lo1，以及输出一个低位准状态的第二缓冲输出讯号Lo2，其中第一缓冲输出讯号Lo1的电压位准为位移前电压VDDIN。此时，第二NMOS晶体管125会依据第一缓冲输出讯号Lo1而被导通(Turn on)，而原先处于导通的状态的第二PMOS晶体管127，会与此时导通的第二NMOS晶体管125进行一争竞(Fight)过程。但是在第二NMOS晶体管125设计上，会具有较强的驱动力(Driving)下，因此第二电压位移讯号NT2会下拉(Pull-down)成低位准状态，导致第一PMOS晶体管123导通，而使得第一电压位移讯号NT1上拉(Pull-up)成高位准状态(其电压位准为位移后电压VPPIN)，进而将第二PMOS晶体管127关闭(Turn off)而使其不为导通。由此可知，第一缓冲输出讯号Lo1的电压位准，是从位移前电压VDDIN转换成电压位准为位移后电压VPPIN的第一电压位移讯号NT1。若是此时输入讯号Lo变为高位准状态，则相对地，第一缓冲输出讯号Lo1会变成低位准状态，而第二缓冲输出讯号Lo2会变成高位准状态。此时，第一NMOS晶体管121就会依据第二缓冲输出讯号Lo2而被导通，而第二NMOS晶体管125会关闭，此时导通的第一NMOS晶体管121与之前导通的第一PMOS晶体管123会进行争竞过程，然而在第一NMOS晶体管121具有较大驱动力的设计下，因此第一电压位移讯号NT1下拉成为低位准状态，导致第二PMOS晶体管127导通，而使第二电压位移讯号NT2上拉成为高位准状态，进而将第一PMOS晶体管123关闭至截止状态。一般来说，当第一NMOS晶体管121由关闭转为导通之后，因为第一PMOS晶体管123也同时为导通状态，因而会导致争竞效应(Fighting Effect)，所以第一NMOS晶体管121导通的力(Strength)必须大过第一PMOS晶体管123，才能够在第一电压位移讯号NT1为高位准状态时，强迫其下拉成为低位准状态，而同样的理由也应用在第二NMOS晶体管125和第二PMOS晶体管127上。但是，若是输入讯号Lo因为杂讯(杂讯即为噪声，以下均称为杂讯)的干扰，使得其位准状态产生上下抖动，则会使第一NMOS晶体管121和第二NMOS晶体管125导通的力道产生变化，而导致第一电压位移讯号NT1和第二电压位移讯号NT2的转换时间也会发生颤动(Jitter)，而更进一步造成最后输出信号产生颤动。由此可见，上述现有的电压位准位移电路在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决电压位准位移电路存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。有鉴于上述现有的电压位准位移电路存在的缺陷，本专利技术人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的电压位准位移电路，能够改进一般现有的电压位准位移电路，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本专利技术。
技术实现思路
本专利技术的目的在于，克服现有的电压位准位移电路存在的缺陷，而提供一种新型结构的电压位准位移电路，所要解决的技术问题是使其输出的讯号，不会因为晶体管导通力道的不一致而产生变化，从而更加适于实用。本专利技术的另一目的在于，克服现有的电压位准位移电路存在的缺陷，而提供一种新型结构的电压位准位移电路，所要解决的技术问题是使其输出的讯号不会受到杂讯的影响，而使得其位准状态产生颤动，从而更加适于实用。本专利技术的目的及解决其技术问题是采用以下技术方案来实现的。依据本专利技术提出的一种新型结构的电压位准位移电路，包括一缓冲器电路，用以接收一输入讯号，而输出一第一缓冲输出讯号，并且输出与该第一缓冲输出讯号反相的一第二缓冲输出讯号，其中该第一缓冲输出讯号和该第二缓冲输出讯号是在一位移前电压范围内变动；一第一NMOS晶体管，其闸极端接收该第二缓冲输出讯号，而其第一源/汲极端接地；一第一PMOS晶体管，其闸极端耦接该第一NMOS晶体管的闸极端，而其第一源/汲极端则耦接该第一NMOS晶体管的第二源/汲极端，并输出一第一电压位移讯号；一第二PMOS晶体管，其第一源/汲极端耦接该第一PMOS晶体管的第二源/汲极端，而其第二源/汲极端则耦接不等于该位移前电压的一位移后电压；一第二NMOS晶体管，其闸极端接收该第一缓冲输出讯号，而其第一源/汲极端接地；一第三PMOS晶体管，其闸极端耦接该第二NMOS晶体管的闸极端，而其第一源/汲极端则耦接该第二NMOS晶体管的第二源/汲极端和该第二PMOS晶体管的闸极端，并输出一第二电压位移讯号，其中该第一电压位移讯号和该第本文档来自技高网...

【技术保护点】
一种电压位准位移电路，其特征在于其包括：一缓冲器电路，用以接收一输入讯号，而输出一第一缓冲输出讯号，并且输出与该第一缓冲输出讯号反相的一第二缓冲输出讯号，其中该第一缓冲输出讯号和该第二缓冲输出讯号是在一位移前电压范围内变动； 一第一ＮＭＯＳ晶体管，其闸极端接收该第二缓冲输出讯号，而其第一源／汲极端接地；一第一ＰＭＯＳ晶体管，其闸极端耦接该第一ＮＭＯＳ晶体管的闸极端，而其第一源／汲极端则耦接该第一ＮＭＯＳ晶体管的第二源／汲极端，并输出一第一电压位移讯号；　 　一第二ＰＭＯＳ晶体管，其第一源／汲极端耦接该第一ＰＭＯＳ晶体管的第二源／汲极端，而其第二源／汲极端则耦接不等于该位移前电压的一位移后电压；一第二ＮＭＯＳ晶体管，其闸极端接收该第一缓冲输出讯号，而其第一源／汲极端接地；一 第三ＰＭＯＳ晶体管，其闸极端耦接该第二ＮＭＯＳ晶体管的闸极端，而其第一源／汲极端则耦接该第二ＮＭＯＳ晶体管的第二源／汲极端和该第二ＰＭＯＳ晶体管的闸极端，并输出一第二电压位移讯号，其中该第一电压位移讯号和该第二电压位移讯号是在该位移后电压范围内变动；以及一第四ＰＭＯＳ晶体管，其第一源／汲极端耦接该第三ＰＭＯＳ晶体管的第二源／汲极端，其第二源／汲极端则耦接该位移后电压，而其闸极端则耦接该第一ＮＭＯＳ晶体管的第二源／汲极端。...

【技术特征摘要】

【专利技术属性】
技术研发人员：黄超圣，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]