半导体器件逻辑电路制造技术

公开了一种半导体器件逻辑电路，其中的半导体器件的结构之中，栅极沟道层中与源极和漏极中的带电离子为相同型态。栅极沟道层与两侧的源极和漏极之间的隔离无需依靠ＰＮ节，可以更加有效的利用外加运作电压的电场效应，使用范围更广的掺杂离子浓度与介电质层厚度；在降低电压的同时，能达到所需的饱和电流，适用于制作更小与密度更高的半导体器件逻辑电路。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路
，特别涉及一种金属氧化物半导体(MOS)器件的基础结构与运作原则以及由其组成的逻辑电路。
技术介绍
传统半导体器件逻辑电路中的MOS器件结构，栅极沟道层的掺杂物 与两侧的源极和漏极的掺杂物为不同型的带电离子型态，可参考 Handbook of Semiconductor Manufacturing Technology, Edited by Yoshio Nishi and Robert Doering, publisher Marcel Dekker， Inc. in 2000. Chapter 5， by Robert B. Simonton, Walter Class, Yuri Erokhin, Michael Mack， and Leonard Rubin。图l是现有技术半导体器件的结构示意图。如图l所示的 半导体器件100,半导体衬底101上依次形成有隔离浅沟槽102, P阱103与 N阱104。在P阱103内，依次形成NMOS元件；所述NMOS元件包括4册极 沟道层105,介电层106和栅极107,源极与漏极的轻掺杂区108，源极与 漏极的袋掺杂区109，以及栅极107两侧的间隙壁110,和源极与漏才及的重 掺杂区lll，以及源极、漏极与栅极的连接界面层112。在N阱104内，依 次形成PMOS元件；所述PMOS元件包括栅极沟道层105'，介电层106， 和栅极107'，源极与漏极的轻掺杂区108',源才及与漏极的袋掺杂区109'， 以及栅极107'两侧的间隙壁110',和源极与漏极的重掺杂区lll，，以 及源极、漏极与栅极的连接界面层112'。在实际的应用与制作工艺上，由于栅极与源/漏极工程设计的考虑， 栅极沟道层105与105'的形成可使用多次离子注入以形成反阱掺杂离子 浓度分布；以控制阈值电压与亚阈值(Subthreshold)漏电流。可参考美 国麻省理工学院的研究论文(Dimitri A. Antoniadis and James E. Chung, 1991 IEEE IEDM Technical Digest，第21 -24页)，或法国格勒诺布尔通讯 实-睑室的研究^仑文(T. Skotnicki & P. Bouillon, 1996 IEEE Symposium onVLSI Technology Technical Digest, 第152-153页)与(Tomasz Skotnicki, Gerard Merckel， and Thierry Pedron, March 1988, IEEE Electron Device Letters, Vol. 9, No.2,第109-112页)。轻掺杂源/漏极108与108，可避免热 载流离子效应，源/漏极的袋掺杂区109与109，可降低穿通漏电流，重掺 杂源/漏极lll与lll'提供与外界连接的低电阻欧姆接触界面112与112'。 较栅极沟道层为深的P阱103与N阱104的作用， 一方面可降低衬底漏电流， 另 一方面将NMOS与PMOS隔离，以避免在NMOS与PMOS之间形成闩锁(latch-up)效应，使用多次离子注入P阱103与N阱104层，可以达到双重 和更佳效果。有些应用，在P阱103与N阱104层更深处形成深P阱与深N阱(图l中未示出)；其用途包含避免宇宙射线引起的储存器乱码，可参考 美国国际商业机械公司的研究专辑(IBM Journal of Research and Development, Vol.40， No. 1， January 1996,第3-129页)。在同时包含模拟 与数字讯号的晶片上，可降低数字讯号与模拟讯号之间的干扰，可参考 美国史坦福大学整合系统中心的研究论文(David K. Su, Marc J. Loinaz, Shoichi Masui, Bruce A. Wooley, IEEE Journal of Solid-State Circuits, Vol.28,No.4, April 1993,第420-430页)。离子注入工艺是在半导体衬底中形成P型阱或N型阱，以及形成 NMOS元件的栅极沟道层与源/漏极的轻掺杂区与源/漏极的袋掺杂区和 源/漏极的重掺杂区，形成PMOS元件的栅极沟道层与源/漏极的轻掺杂区 与源/漏极的袋掺杂区和源/漏极的重掺杂区的最常用方法。决定离子注入 的深度和浓度分布的参数为离子的加速能量，离子的单位面积密度，离 子注入角度，高温退火时所使用的温度和时间。高温退火的作用可以修 补因高能量离子碰撞造成的缺陷，调整离子浓度的分布，同时将注入的 离子激发。可参考美国史坦福大学电子中心的研究论文，James F. Gibbons正EE Proceedings, Vol. 56, No. 3, March 1968，第295-319页，与 James F. Gibbons IEEE Proceedings, Vol. 60， No. 9, September 1972，第 1062-2006页。由于MOS元件在缩小过程中的要求，离子注入技术已延伸到更低和更高的能量，更高的单位面积密度。同时，高温退火所使用的温度也逐步降低，时间也缩短。可参考Source Drain and Wells by Hiroshi Iwai (Tokyo Institute of Technology), 1999 IEDM Short Course on Sub-1 OO腦CMOS, Organizer: Mark Bohr, Washington, D.C., USA。传统的MOS半导体器件结构，基本上NMOS置于P阱内，PMOS置于 N阱内；源/漏极与栅极沟道层则使用不同型导电离子。在无外加纵向电 压的状态下，源/漏极在外加横向电压的作用下，由于通道之间的反向PN 节，不传导电流。利用栅极沟道层在纵向外加电场的影响下，转换成反 型导电离子的特性，形成电流通道。由于PN节的特性，在反型导电离子 的界面层形成离子耗尽区。该离子耗尽区会影响到外加纵向电压所产生 的反型导电离子数量， 一部分外加电压虚耗在形成离子耗尽区。上述具有间隙壁的MOS半导体元件结构成为半导体技术发展的推动 力。半导体制造技术向着栅极沟道尺寸越做越小与外加电压愈来愈低的 方向发展，传统的MOS结构采用愈来愈薄的介电质层，以加强电场的效 应，并提高栅极沟道层的掺杂离子浓度，以控制饱和电流与漏电流。随 着元件沟道长度的缩短，要求的掺杂源/漏极深度也愈来愈浅。可以用来 控制反向PN节离子耗尽区的空间也愈来愈少。具有三面离子耗尽区的传 统的MOS半导体器件，可利用的空间快速下降，在外加电压降低的情况， 饱和电流将无法达到预期的数值。
技术实现思路
一种半导体器件逻辑电路，其中的半导体器件的结构之中，栅极沟 道层与两侧的源极和漏才及之间的隔离无需依靠PN节，可以更加有效的利 用外加运作电压的电场效应，使用范围更广的掺杂离子浓度与介电质层 厚度；在降低电压的同时，能达到所需的饱和电流，适用于制作更小与 密度更高的半导体器件逻辑电路。为达到上述目的，提供了一种半导体器件逻辑电路，本文档来自技高网...

【技术保护点】
一种半导体器件逻辑电路，包括串联的第一ＰＭＯＳ器件（１０）和第二ＰＭＯＳ器件（２０），以及并联的第一ＮＭＯＳ器件（３０）和第二ＮＭＯＳ器件（４０）；所述第一ＰＭＯＳ器件（１０）的源极（１２）接至高电位端（３７），所述第一ＰＭＯＳ器件（１０）的漏极（１３）与所述第二ＰＭＯＳ器件（２０）的源极（２２）相连；所述第一ＰＭＯＳ器件（１０）的栅极（１１）与所述第一ＮＭＯＳ器件（３０）的栅极（３１）相连后接至输入端（３４）；所述第二ＰＭＯＳ器件（２０）的栅极（２１）与所述第二ＮＭＯＳ器件（４０）的栅极（４１）相连后接至输入端（３５）；所述第二ＰＭＯＳ器件（２０）的漏极（２３）接输出端（３６）；所述第一ＮＭＯＳ器件（３０）的漏极（３２）与第二ＮＭＯＳ器件（４０）的漏极（４２）相连后接输出端（３６），所述第一ＮＭＯＳ器件（３０）的源极（３３）与所述第二ＮＭＯＳ器件（４０）的源极（４３）相连后接低电位端（３８）；其特征在于：所述第一ＰＭＯＳ器件（１０）和第二ＰＭＯＳ器件（２０）的栅极沟道层中与源极和漏极中的主要带电离子为相同型态；所述第一ＮＭＯＳ器件（３０）和第二ＮＭＯＳ器件（４０）的栅极沟道层中与源极和漏极中的主要带电离子为相同型态。...

【技术特征摘要】

【专利技术属性】
技术研发人员：王津洲，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]