一种并行－串行乘加器，用以将一字长为Ｗ↓［Ｙ］的被乘数及一字长为Ｗ↓［Ｘ］的乘数相乘以得到一乘积，再将此乘积与一累加器输入相加，此并行－串行乘加器至少包含： 一并行－串行乘法器，至少包含： （ａ）一重编码器，用以接受所述乘数并输出一个经过重新编码的有序序列； （ｂ）一部分积产生器，根据所述被乘数及所述重编码的有序序列，产生多个部分积；以及 （ｃ）一加法器，用来将多个部分积相加，以合成所述乘积，其中所述加法器在部分积正在被求和当中，就将部分积的中间和的最低有效位以数字串行的格式输出；以及 一数字串行加法器，所述加法器至少包含一进位存储加法器，用来接受所述乘积及所述累加器输入，以产生一输出，所述输出为所述乘积及累加器输入之和。（*该技术在2018年保护过期，可自由使用*）
【技术实现步骤摘要】
本专利技术涉及一种乘加器，特别是涉及用以实现最小均方自适应滤波器的并行—串行乘加器。
技术介绍
最小均方(Least Mean Spuare，以下简称LMS)自适应滤波器算法已有许多应用。在这些LMS的使用场合中，输入过程的统计特性是未知或随时变化的，例如噪声消除、信号增强(line enhancing)、及自适应阵列处理等，此算法使用一由原始输入信号驱动的横截滤波器(transversal filter)结构，目的在于将均方误差(mean square error)最小化。LMS算法经常被选用于硬件实现中，因为此算法不需先得知所处理信号的高阶统计特性即可处理自适应滤波器的问题。LMS算法的推导参考B.Widrow及S.D.Stearns所著“Adaptive Sigrnal Processing(自适应信号处理)”(Prentice-Hall公司，1985出版)一书的第六章。现有技术中LMS算法的横截(transversal)滤波器实现方式为一时域(time-domain)网络，用以将输入信号的各时间点上的取样加以加权并求和，以产生一极近似于原始信号的输出信号。这些应用的例子，均使用顺序处理(sequential processing)或微处理器控制。实现LMS算法的N阶滤波器，可由下列方程式表示y(n)=Σk=0N-1Ck(n)x(n-k)]]>e(n)＝g(n)-y(n)Ck(n+1)＝Ck(n)+μe(n)x(n-k)k＝0，1，...，N-1 其中x(n)为滤波器在时间点n时的输入；Ck(n)为时间点n时，滤波器的第k个系数；y(n)为滤波器输出，g(n)为期望的结果，e(n)为输出与期望结果间的误差。而μ为更新滤波器系数的步长(step size)。LMS算法一般以横截(transversal)方式予以实现(如图1中的5级滤波器例子所示)，特别是在高速的应用场合中。此结构包含滤波器本体核心、误差发生器、以及反馈环路。滤波器核心包含图1中虚线内的范围，包括横截式有限冲激响应(finite impulse response，以下简称FIR)滤波器部分以及系数更新部分。关于此现有技术的完整叙述记载于Chester等人的专利(美国专利号5,450,339)，此现有技术的横截式LMS实现方法有几项限制在需要较长滤波器的应用中，用以执行方块38加法的树状加法器(summation tree)会导致滤波器的时间延迟(latency)问题。例如，当滤波器愈长(即FIR滤波器的阶数愈高)，自适应滤波器的分支级数(tap)便愈多，而由树状加法器造成的时间延迟便愈长；此时间延迟会延误误差的计算而终将导致如此的情况进行误差计算时相对应的数据取样已经离开滤波器的状态寄存器。除此之外，树状加法器限制硬件设计的规律及模块化，这会严重限制集成电路的实现，因为其架构上的可级联性(cascadability)受到限制。LMS算法也可由一特别为LMS运算设计的可重新组态的数据路径(re-configurable data path)加以实现，或者甚至使用一个数字信号处理器。前者的效率高于后者，然而其速度仍远低于使用特定并行硬件的实现方式。此外，数据的交换、存储以及组态的控制会导致可观的硬件上的额外负担。图2所示为一现有技术的实现方式，该作法使用一可重新组态的硬件架构来执行LMS算法及其他乘法运算，其完整叙述参考Corleto等人的专利(美国专利号5,001,661)。
技术实现思路
为了克服标准LMS算法先天上的缺点，有数种改进方式已被提出以解决硬件实现上的困难，图3所示的现有技术在算法中，有限冲激响应部分采用直接的横截式滤波器作法，但滤波器系数使用更新再加以延迟的版本。图3的实施例出自美国专利号4,726,036(Sawyer等人)，并在其中有完整叙述。虽然在此作法中由于抽头延迟线(tapped delay line)的新架构而缩短了某些硬件上的关键路径(critical path)，树状加法器30所造成的主要缺点仍然存在。另一类LMS的改进型式，称为延迟式的LMS(delayed LMS，以下简称DLMS)，在最近被提出，DLMS算法在G.Long，G.Ling及J.G.Proakis名为“The LMS algorithm with Delayed Coefficient Adaptation(采用延迟式系数自适应的LMS算法)”(IEEE Transactions of Acoustics，Speech，and Signal Processing，vol.37.No.9，1989年9月)一文中首次提出。此DLMS算法的一种硬件实现在C.L.Wang“Bit-Serial VLSI Implementation of Delayed LMS Adaptive FIRFilters(延迟式LMS自适应FIR滤波器的位串行VLSI实现)”(IEEETransactions on Signal Processing，vol.42.No.8，1994年8月)一文中提出，图4、5、6显示DLMS算法的数据流程图，以及实现DLMS算法的两种心脏收缩式(Systolic)架构。在图5及图6的实现方式中树状加法器已被去除。虽然图5及图6的DLMS算法的实现方式，解决某些程度的硬件运算上的关键路径问题，并且提供了超大规模集成电路实现的模块化可能性，然而这些架构仍未被最优化。于是，本专利技术披露一种最小均方自适应滤波器的方法与装置，提出一种结合并行与数字串行的改进LMS算法架构，能降低数据交换时所带来的额外负担，以缩短硬件运算上的关键路径，使数据能在硬件间以最经济有效的方式流动，在配置时亦能降低硬件间连线复杂度，并使硬件能更规则化并极易实现模块化。本专利技术用以进行最小均方自适应滤波器中FIR乘法运算的滤波器系数与时间指标(time index)有关，且FIR部分中每个分支抽头(tap)所使用的系数各属于不同的时间指标。此方法使硬件能实现最佳的模块化，及更易被以超大规模集成电路(VLSI)实施。为此，本专利技术提供了一种并行—串行乘加器，用以将一字长为WY的被乘数及一字长为WX的乘数相乘以得到一乘积，再将此乘积与一累加器输入相加，此并行—串行乘加器至少包含一并行—串行乘法器，至少包含(a)一重编码器，用以接受所述乘数并输出一个经过重新编码的有序序列；(b)一部分积产生器，根据所述被乘数及所述重编码的有序序列，产生多个部分积；以及(c)一加法器，用来将多个部分积相加，以合成所述乘积，其中所述加法器在部分积正在被求和当中，就将部分积的中间和(intermediate sum)的最低有效位(LSBs)以数字串行的格式输出；以及一数字串行加法器，所述加法器至少包含一进位存储加法器，用来接受所述乘积及所述累加器输入，以产生一输出，所述输出为所述乘积及累加器输入之和。附图说明参照随后的详细叙述以及相应的附图，前文所述本专利技术的观点及衍生的优点将更易于被了解，其中图1-6为最小均方自适应滤波器的数种现有技术实现方式。图7为根据本专利技术得到的并行—串行(parallel-serial)实数型LMS自适应滤波器的实施例。图8为根据本专利技术本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：钟和明，黄国升，苏文光，徐朝辉，
申请(专利权)人：财团法人工业技术研究院，
类型：发明
国别省市：
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