并行计数器和用于执行乘法的逻辑电路制造技术

一种如并行计数器之类的逻辑电路，包括：用于产生用作输入位的初等对称函数的输出位。该并行计数器可以应用于乘法电路。也设置乘法电路，其中产生二进制数字的各位和另一二进制数字的各位的组合的、具有简化形式的阵列，以减少阵列简化所需要的步骤。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及一种数字电子设备，特别地，本专利技术涉及一种执行二进制逻辑的数字电子设备。本专利技术的一个方面涉及一种并行计数器，本专利技术的另一方面涉及一种执行二进制数字的乘法的逻辑电路。全加器是具有三位输入和两位输出的特殊并行计数器。较高位并行计数器，即具有较大数量的输入的并行计数器的当前实施基于对全加器的使用(C.C.Foster and F.D.Stockton，Counting Responders in anAssociative Memoty，IEEE Trans.Comput.C-201580-1583(1971))(在此引入其内容以用做参考)。通常，输出的最低有效位是在这种实现过程中所产生的最快的位，而其它的位通常比较慢。下面的符号用于逻辑运算 “异或”；∨“或”；∧“与”；“非”。并行计数器的有效率的在先技术设计(Foster和Stockton)使用了全加器。被表示为FA的全加器是附图说明图1所示的三位输入并行计数器。它具有三个输入X1，X2，X3和两个输出S和C。用于输出的逻辑的表达式是S＝X1X2X3，C＝(X1∧X2)∨(X1∧X3)∨(X本文档来自技高网...

【技术保护点】
一种并行计数器，包括：多个输入端，用于接收二进制数字，作为多个二进制输入；多个输出端，用于输出表示多个二进制输入中的二进制输入的数字的二进制代码；逻辑电路，连接在多个输入端和多个二进制输出端之间，用于产生多个二进制输出的每个输出 ，作为二进制输入的初等对称函数。

【技术特征摘要】
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【专利技术属性】
技术研发人员：德文特里鲁梅宁，苏尼尔塔瓦尔，彼得默历曼斯，
申请(专利权)人：自动平行设计公司，
类型：发明
国别省市：GB[英国]