存储元件及其制造方法技术

本发明专利技术公开了一种存储元件及其制造方法，其中，该存储元件包括：衬底、叠层结构、多个接垫以及保护层。衬底具有阵列区与阶梯区。叠层结构配置在衬底上。叠层结构包括交替叠层的多个介电层与多个导体层。接垫配置在阶梯区的衬底上。接垫分别连接导体层，以形成阶梯结构。保护层配置在叠层结构上，以与最顶导体层接触。保护层的靠近最顶接垫处的顶面具有弧形轮廓。保护层的靠近最顶接垫处的顶面具有弧形轮廓。保护层的靠近最顶接垫处的顶面具有弧形轮廓。

【技术实现步骤摘要】
存储元件及其制造方法


[0001]本专利技术是有关于一种半导体元件及其制造方法，且特别是有关于一种存储元件及其制造方法。

技术介绍

[0002]随着科技日新月异，电子元件的进步增加了对更大存储能力的需要。为了满足高存储密度(high storage density)的需求，存储器元件尺寸变得更小而且集成度更高。因此，存储器元件的型态已从平面型栅极(planar gate)结构的二维存储器元件(2D memory device)发展到具有垂直通道(vertical channel，VC)结构的三维存储器元件(3D memory device)。
[0003]一般而言，三维存储元件常以具有阶梯结构的导体层当作接垫，并利用接垫与其上的接触窗当作内联机结构，以利于连接每一层的元件与其他元件。然而，在进行接触窗着陆垫(contact landing pad，CLP)工艺时，靠近研磨停止层的最顶氧化物层会在CLP工艺时被刻蚀以形成凹陷。此凹陷会更进一步地向下损坏下方的牺牲层。因此，在进行栅极替换工艺之后，最顶字线会在阶梯区与阵列区之间具有内缩结构，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储元件，其中，包括：衬底，具有阵列区与阶梯区；叠层结构，配置在所述衬底上，其中所述叠层结构包括交替叠层的多个介电层与多个导体层；多个接垫，配置在所述阶梯区的所述衬底上，其中所述多个接垫分别连接所述多个导体层，以形成阶梯结构；以及保护层，配置在所述叠层结构上，以与最顶导体层接触，其中所述保护层的靠近最顶接垫处的顶面具有弧形轮廓。2.根据权利要求1所述的存储元件，其中，所述最顶接垫具有延伸部，以延伸覆盖所述保护层的弧形顶面。3.根据权利要求1所述的存储元件，其中，所述保护层的厚度大于最顶介电层的厚度。4.根据权利要求1所述的存储元件，其中，所述保护层的厚度与最顶介电层的厚度的比率为2∶1至10∶1。5.根据权利要求1所述的存储元件，其中，最底导体层为接地选择线，所述最顶导体层为串选择线，而所述接地选择线与所述串选择线之间的所述导体层为字线。6.根据权利要求1所述的存储元件，其中，每一个接垫的厚度大于或等于每一个导体层的厚度。7.根据权利要求1所述的存储元件，其中，每一个接垫与其连接的相应的导体层位于同一水平处。8.一种存储元件的制造方法，其中，包括：提供具有阵列区与阶梯区的衬底；...

【专利技术属性】
技术研发人员：王景弘，李士勤，郑宸语，韩宗廷，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：