存储元件及其制造方法技术

本发明专利技术公开了一种存储元件及其制造方法，其中，该存储元件包括：衬底、叠层结构、多个接垫以及保护层。衬底具有阵列区与阶梯区。叠层结构配置在衬底上。叠层结构包括交替叠层的多个介电层与多个导体层。接垫配置在阶梯区的衬底上。接垫分别连接导体层，以形成阶梯结构。保护层配置在叠层结构上，以与最顶导体层接触。保护层的靠近最顶接垫处的顶面具有弧形轮廓。保护层的靠近最顶接垫处的顶面具有弧形轮廓。保护层的靠近最顶接垫处的顶面具有弧形轮廓。

【技术实现步骤摘要】
存储元件及其制造方法


[0001]本专利技术是有关于一种半导体元件及其制造方法，且特别是有关于一种存储元件及其制造方法。

技术介绍

[0002]随着科技日新月异，电子元件的进步增加了对更大存储能力的需要。为了满足高存储密度(high storage density)的需求，存储器元件尺寸变得更小而且集成度更高。因此，存储器元件的型态已从平面型栅极(planar gate)结构的二维存储器元件(2D memory device)发展到具有垂直通道(vertical channel，VC)结构的三维存储器元件(3D memory device)。
[0003]一般而言，三维存储元件常以具有阶梯结构的导体层当作接垫，并利用接垫与其上的接触窗当作内联机结构，以利于连接每一层的元件与其他元件。然而，在进行接触窗着陆垫(contact landing pad，CLP)工艺时，靠近研磨停止层的最顶氧化物层会在CLP工艺时被刻蚀以形成凹陷。此凹陷会更进一步地向下损坏下方的牺牲层。因此，在进行栅极替换工艺之后，最顶字线会在阶梯区与阵列区之间具有内缩结构，进而导致高阻抗的最顶字线，或是产生了导致对串选择线(String Select Line，SSL)的栅极控制失败的开路问题(open issue)。

技术实现思路

[0004]本专利技术提供一种存储元件及其制造方法，其可维持最顶导体层在阶梯区与阵列区之间的厚度，以降低最顶导体层的电阻值，进而提升最顶导体层的栅极控制。
[0005]本专利技术提供一种存储元件包括：衬底、叠层结构、多个接垫以及保护层。衬底具有阵列区与阶梯区。叠层结构配置在衬底上。叠层结构包括交替叠层的多个介电层与多个导体层。接垫配置在阶梯区的衬底上。接垫分别连接导体层，以形成阶梯结构。保护层配置在叠层结构上，以与最顶导体层接触。保护层的靠近最顶接垫处的顶面具有弧形轮廓。
[0006]在本专利技术的一实施例中，上述的最顶接垫具有延伸部，以延伸覆盖保护层的弧形顶面。
[0007]在本专利技术的一实施例中，上述的保护层的厚度大于最顶介电层的厚度。
[0008]在本专利技术的一实施例中，上述的保护层的厚度与最顶介电层的厚度的比率为2∶1至10∶1。
[0009]在本专利技术的一实施例中，最底导体层为接地选择线(Ground Select Line，GSL)，最顶导体层为串选择线(String Select Line，SSL)，而接地选择线与串选择线之间的导体层为字线。
[0010]在本专利技术的一实施例中，每一个接垫的厚度大于或等于每一个导体层的厚度。
[0011]在本专利技术的一实施例中，每一个接垫与其连接的相应的导体层位于同一水平处。
[0012]在本专利技术的一实施例中，上述的存储元件还包括多个垂直通道结构贯穿阵列区上
的叠层结构，以与阵列区的衬底连接。
[0013]在本专利技术的一实施例中，上述的每一个垂直通道结构包括：外延层，连接阵列区的衬底；介电柱，配置在外延层上；通道层，包封介电层；以及电荷存储层，配置在通道层与叠层结构之间。
[0014]在本专利技术的一实施例中，上述的衬底还包括周边区，阶梯区位于周边区与阵列区之间，且多个金属氧化物半导体元件配置在周边区的衬底上。
[0015]本专利技术提供一种存储元件的制造方法，包括：提供具有阵列区与阶梯区的衬底；在衬底上形成叠层层，其中叠层层包括交替叠层的多个介电层与多个牺牲层；在叠层层上形成保护层，其中保护层的厚度大于最顶介电层的厚度；图案化阶梯区上的叠层结构与保护层，以在阶梯区上形成阶梯结构；形成硬掩模层，以至少覆盖阶梯结构的表面；移除阶梯结构的侧壁上的硬掩模层；以及进行栅极替换工艺，以将多个牺牲层替换成多个导体层，并将硬掩模层及其下方的牺牲层替换成多个接垫。
[0016]在本专利技术的一实施例中，上述的形成硬掩模层包括进行硬化处理，以使硬掩模层的硬度大于多个牺牲层的硬度。
[0017]在本专利技术的一实施例中，上述的硬掩模层包括顶面部与侧壁部，顶面部至少覆盖阶梯结构的顶面，侧壁部至少覆盖阶梯结构的侧壁，且侧壁部的厚度小于顶面部的厚度。
[0018]在本专利技术的一实施例中，上述的图案化阶梯区上的叠层结构与保护层包括：在保护层上形成停止层；在阵列区上形成掩模图案；以掩模图案为掩模，移除阶梯区上的停止层；修整掩模图案；以及进行第一刻蚀工艺，移除未被经修整的掩模图案覆盖的停止层及其下方的保护层，以使靠近阵列区的保护层的顶面形成为弧形顶面。
[0019]在本专利技术的一实施例中，上述的方法还包括进行第二刻蚀工艺，移除部分多个介电层与部分保护层，以暴露出多个牺牲层的部分顶面。
[0020]在本专利技术的一实施例中，在进行栅极替换工艺之前，上述的方法还包括：在阵列区上的叠层层中形成多个垂直通道结构，以与阵列区的衬底连接。
[0021]在本专利技术的一实施例中，上述的形成多个垂直通道结构包括：在阵列区上的叠层层中形成多个开口，以暴露出衬底的顶面；在多个开口中的衬底上选择性外延生长外延层；在多个开口的侧壁上形成电荷存储层；在多个开口中形成第一通道材料，以共形覆盖电荷存储层与外延层；在多个开口中形成介电柱；以及在介电柱上形成第二通道材料，其中第二通道材料连接第一通道材料以形成通道层，且通道层包封介电柱。
[0022]在本专利技术的一实施例中，上述的进行栅极替换工艺包括：在多个垂直通道结构之间形成狭缝，其中狭缝贯穿叠层层以暴露出阵列区的衬底；移除多个牺牲层与硬掩模层，以在多个介电层之间形成多个第一空隙且在多个第一空隙的端部形成多个第二空隙，其中多个第二空隙的高度大于多个第一空隙的高度；以及将导体材料填入多个第一空隙与多个第二空隙中，以在多个第一空隙中形成多个导体层并在多个第二空隙中形成多个接垫，其中多个导体层分别连接多个接垫。
[0023]在本专利技术的一实施例中，最顶接垫具有延伸部，以延伸覆盖保护层的弧形顶面。
[0024]在本专利技术的一实施例中，上述的衬底还包括周边区，阶梯区位于周边区与阵列区之间，且还包括多个金属氧化物半导体元件形成在周边区的衬底上。
[0025]基于上述，本专利技术实施例通过厚度较厚的保护层来保护下方的牺牲层，以使阶梯
区与阵列区之间的最顶牺牲层不会被耗损。因此，在进行栅极替换工艺之后，最顶导体层可维持一定的厚度，以降低最顶导体层的电阻值，进而提升最顶导体层的栅极控制。
附图说明
[0026]图1至图25依照本专利技术一实施例的一种存储元件的制造流程的剖面示意图。
[0027]【符号说明】
[0028]10：存储元件
[0029]14、16：空隙
[0030]18、18a
‑
18h：接触窗开口
[0031]100：衬底
[0032]100a：周边区
[0033]100b：阶梯区
[0034]100c：阵列区
[0035]100c1：第一阵列区
[0036]100c2：第二阵列本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储元件，其中，包括：衬底，具有阵列区与阶梯区；叠层结构，配置在所述衬底上，其中所述叠层结构包括交替叠层的多个介电层与多个导体层；多个接垫，配置在所述阶梯区的所述衬底上，其中所述多个接垫分别连接所述多个导体层，以形成阶梯结构；以及保护层，配置在所述叠层结构上，以与最顶导体层接触，其中所述保护层的靠近最顶接垫处的顶面具有弧形轮廓。2.根据权利要求1所述的存储元件，其中，所述最顶接垫具有延伸部，以延伸覆盖所述保护层的弧形顶面。3.根据权利要求1所述的存储元件，其中，所述保护层的厚度大于最顶介电层的厚度。4.根据权利要求1所述的存储元件，其中，所述保护层的厚度与最顶介电层的厚度的比率为2∶1至10∶1。5.根据权利要求1所述的存储元件，其中，最底导体层为接地选择线，所述最顶导体层为串选择线，而所述接地选择线与所述串选择线之间的所述导体层为字线。6.根据权利要求1所述的存储元件，其中，每一个接垫的厚度大于或等于每一个导体层的厚度。7.根据权利要求1所述的存储元件，其中，每一个接垫与其连接的相应的导体层位于同一水平处。8.一种存储元件的制造方法，其中，包括：提供具有阵列区与阶梯区的衬底；...

【专利技术属性】
技术研发人员：王景弘，李士勤，郑宸语，韩宗廷，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：