一种浮栅型闪存器的制造方法技术

本发明专利技术提供一种浮栅型闪存器的制造方法，提供半导体结构，包括存储阵列以及与存储阵列处于相邻位置的逻辑区域；之后对存储阵列的硅进行回刻；生长栅极氧化物；沉积浮栅覆盖半导体结构；沉积氧化硅；之后去除逻辑区域的浮栅和氧化硅；沉积氮化硅覆盖存储阵列和逻辑区域；之后在存储阵列和逻辑区域分别形成STI并进行表面平坦化；去除氮化硅和氧化硅。本发明专利技术在现有的Si回刻基础上进一步提高回刻量，通过控制回刻厚度，保证后续Al CMP工艺时存储阵列和逻辑区域的高度接近，并在栅极氧化物和浮栅沉积之后继续沉积一层氧化硅，使STI CMP时存储阵列和逻辑区域的高度接近，STI CMP完成后通过刻蚀工艺除去这一层氧化硅，并继续完成后续标准工艺。续标准工艺。续标准工艺。

【技术实现步骤摘要】
一种浮栅型闪存器的制造方法


[0001]本专利技术涉及半导体
，特别是涉及一种浮栅型闪存器的制造方法。

技术介绍

[0002]相比于40nm及以上的存储器工艺节点，将浮栅型闪存器集成于28nm节点工艺中可以进一步地降低操作电压，提高器件性能以及节省芯片面积。将闪存工艺集成于logic工艺中的传统做法是在形成浮栅工艺之前先对存储阵列区域进行硅回刻，回刻厚度与浮栅厚度匹配，以保证STI CMP工艺可以顺利进行。而当基于28nm HKMG logic(28nm HK金属栅逻辑)工艺制造闪存器时，闪存器包含的浮栅、ONO、控制栅以及CESL层的总厚度往往大幅高于logic区域的MOS高度，尽管前面浮栅形成之前已经有了一定的回刻，但在进行28nm HKMG所必须的Al CMP工艺时，还是会遇到台阶高度(step height)过高的问题。

技术实现思路

[0003]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种浮栅型闪存器的制造方法，用于解决现有技术中闪存器中逻辑区域与存储阵列区域器件高度不匹配所带来的工艺问题。
[0004]为实现上述目的及其他相关目的，本专利技术提供一种浮栅型闪存器的制造方法，至少包括：
[0005]步骤一、提供半导体结构，包括存储阵列以及与所述存储阵列处于相邻位置的逻辑区域；之后对所述存储阵列的硅进行回刻；
[0006]步骤二、生长栅极氧化物；
[0007]步骤三、沉积浮栅覆盖所述半导体结构；
[0008]步骤四、沉积氧化硅；之后去除所述逻辑区域的浮栅和氧化硅；
[0009]步骤五、沉积氮化硅覆盖所述存储阵列和所述逻辑区域；之后在所述存储阵列和所述逻辑区域分别形成STI并进行表面平坦化；
[0010]步骤六、去除所述氮化硅和所述氧化硅。优选地，步骤一中对所述存储阵列的硅进行回刻的方法为干法刻蚀。
[0011]优选地，步骤一中回刻深度为100～2000埃。
[0012]优选地，步骤二中生长所述栅极氧化物的方法为炉管或ISSG方式，温度范围为400～1000℃。
[0013]优选地，步骤二中所述栅极氧化物的生长厚度范围为10～200埃。优选地，步骤三中沉积浮栅的方法为炉管或者CVD沉积，温度范围为400～1000℃。
[0014]优选地，步骤三中浮栅的沉积厚度范围为100～1000埃。
[0015]优选地，步骤四中去除所述逻辑区域的浮栅和氧化硅采用干法刻蚀。
[0016]优选地，步骤四中去除所述逻辑区域的浮栅和氧化硅采用湿法刻蚀。
[0017]优选地，步骤四中去除所述逻辑区域的浮栅和氧化硅采用分部刻蚀或者一步刻
蚀。
[0018]优选地，步骤六中去除所述氮化硅和所述氧化硅采用干法刻蚀或者湿法刻蚀。
[0019]优选地，步骤六中去除所述氮化硅和所述氧化硅刻蚀深度范围为100～1000埃。
[0020]如上所述，本专利技术的浮栅型闪存器的制造方法，具有以下有益效果：本专利技术在现有的Si回刻基础上进一步提高回刻量，通过控制回刻厚度，保证后续Al CMP工艺时存储阵列和逻辑区域的高度接近，并在浮栅沉积之后继续沉积一层氧化硅，使STI CMP时存储阵列和逻辑区域的高度接近，STI CMP完成后通过刻蚀工艺除去这一层氧化硅，并继续完成后续标准工艺。
附图说明
[0021]图1显示为本专利技术中存储阵列被回刻后的结构示意图；
[0022]图2显示为本专利技术中沉积浮栅后的结构示意图；
[0023]图3显示为本专利技术中沉积氮化硅覆盖存储阵列和逻辑区域后的结构示意图；
[0024]图4显示为本专利技术中去除氮化硅和氧化硅后的结构示意图。
具体实施方式
[0025]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0026]请参阅图1至图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0027]本专利技术提供一种浮栅型闪存器的制造方法，至少包括：
[0028]步骤一、提供半导体结构，包括存储阵列以及与所述存储阵列处于相邻位置的逻辑区域；之后对所述存储阵列的硅进行回刻；如图1所示，图1显示为本专利技术中存储阵列被回刻后的结构示意图。该步骤一提供半导体结构，包括存储阵列(存储阵列区域)以及与所述存储阵列处于相邻位置的逻辑区域(Logic区域)；之后对所述存储阵列的硅进行回刻，形成如图1所示的结构。
[0029]本专利技术进一步地，本实施例的步骤一中对所述存储阵列的硅进行回刻的方法为干法刻蚀。
[0030]本专利技术进一步地，本实施例的步骤一中回刻深度为100～2000埃。
[0031]步骤二、生长栅极氧化物；
[0032]本专利技术进一步地，本实施例的步骤二中生长所述栅极氧化物的方法为炉管或ISSG方式，温度范围为400～1000℃。再进一步地，步骤二中所述栅极氧化物的生长厚度范围为10～200埃。
[0033]步骤三、沉积浮栅覆盖所述半导体结构；如图2所示，图2显示为本专利技术中沉积浮栅后的结构示意图。该步骤三沉积浮栅(FG)覆盖所述半导体结构。
[0034]本专利技术进一步地，本实施例的步骤三中沉积浮栅的方法为炉管或者CVD沉积，温度范围为400～1000℃。
[0035]本专利技术进一步地，本实施例的步骤三中沉积浮栅的生长厚度范围为100～1000埃。
[0036]步骤四、沉积氧化硅；之后去除所述逻辑区域的浮栅和氧化硅；如图2所示，图2显示为本专利技术中沉积浮栅后的结构示意图。该步骤四沉积氧化硅(SiO2)；之后去除所述逻辑区域的浮栅和氧化硅。
[0037]本专利技术进一步地，本实施例的步骤三中去除所述逻辑区域的浮栅和氧化硅采用干法刻蚀。
[0038]本专利技术进一步地，本实施例的步骤三中去除所述逻辑区域的浮栅和氧化硅采用湿法刻蚀。
[0039]本专利技术进一步地，本实施例的步骤三中去除所述逻辑区域的浮栅和氧化硅采用分部刻蚀或者一步刻蚀。
[0040]步骤五、沉积氮化硅覆盖所述存储阵列和所述逻辑区域；之后在所述存储阵列和所述逻辑区域分别形成STI并进行表面平坦化；如图3所示，图3显示为本专利技术中沉积氮化硅覆盖存储阵列和逻辑区域后的结构示意图。该步骤五沉积氮化硅01覆盖所述存储阵列和所述逻辑区域，之后在所述存储阵列和所述逻辑区域分别形成STI(02)并进行表面平坦化。
[0041]步骤六、去除所述氮化硅和所述氧化硅。如图4所示，图4显示为本专利技术中去除氮化硅和氧化硅后的结构示意图。...

【技术保护点】

【技术特征摘要】
1.一种浮栅型闪存器的制造方法，其特征在于，至少包括：步骤一、提供半导体结构，包括存储阵列以及与所述存储阵列处于相邻位置的逻辑区域；之后对所述存储阵列的硅进行回刻；步骤二、生长栅极氧化物；步骤三、沉积浮栅覆盖所述半导体结构；步骤四、沉积氧化硅；之后去除所述逻辑区域的浮栅和氧化硅；步骤五、沉积氮化硅覆盖所述存储阵列和所述逻辑区域；之后在所述存储阵列和所述逻辑区域分别形成STI并进行表面平坦化；步骤六、去除所述氮化硅和所述氧化硅。2.根据权利要求1所述的浮栅型闪存器的制造方法，其特征在于：步骤一中对所述存储阵列的硅进行回刻的方法为干法刻蚀。3.根据权利要求1所述的浮栅型闪存器的制造方法，其特征在于：步骤一中回刻深度为100～2000埃。4.根据权利要求1所述的浮栅型闪存器的制造方法，其特征在于：步骤二中生长所述栅极氧化物的方法为炉管或ISSG方式，温度范围为400～1000℃。5.据权利要求1所述的浮栅型闪存器的制造方法，其特征在于：步骤二中所述栅极氧化物的生长厚度范...

【专利技术属性】
技术研发人员：钱猛，舒宇飞，熊凌昊，张磊，陈昊瑜，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：