半导体装置制造方法及图纸

本发明专利技术公开了一种半导体装置，其中包括一叠层以及多个存储器串列。叠层形成于一衬底上，叠层包括交替叠层的多个导电层及多个绝缘层。存储器串列沿着一第一方向穿过叠层，各个存储器串列包括第一导电柱及第二导电柱、一通道层以及一存储器结构。第一导电柱及一第二导电柱分别沿着第一方向延伸且彼此电性隔离。通道层沿着第一方向延伸，其中通道层设置于第一导电柱与第二导电柱之间，且通道层耦接于第一导电柱与第二导电柱。存储器结构绕该第一导电柱、第二导电柱及通道层。第二导电柱及通道层。第二导电柱及通道层。

【技术实现步骤摘要】
半导体装置


[0001]本专利技术是有关于一种半导体装置及其制造方法，且特别是有关于一种三维半导体装置及其制造方法。

技术介绍

[0002]近来，由于对于更优异的存储器元件的需求已逐渐增加，已提供各种三维(3D)存储器元件。然而，为了让此类三维存储器元件可达到更高的存储容量以及更加的效能，仍有需要提供一种改善的三维存储器装置及其制造方法。

技术实现思路

[0003]本专利技术系有关于一种半导体装置。相较于通道层设置于第一导电柱与第二导电柱之外并环绕第一导电柱与第二导电柱的比较例而言，由于本专利技术的半导体装置的通道层设置于第一导电柱与第二导电柱之间，可具有较短的通道长度，不但可使得半导体装置的效能提升，亦可增加芯片的密度。
[0004]根据本专利技术的一实施例，提出一种半导体装置。半导体装置包括一叠层以及多个存储器串列。叠层形成于一衬底上，叠层包括交替叠层的多个导电层及多个绝缘层。存储器串列沿着一第一方向穿过叠层，各个存储器串列包括第一导电柱及第二导电柱、一通道层以及一存储器结构。第一导电柱及一第二导电柱，分别沿着第一方向延伸且彼此电性隔离。通道层沿着第一方向延伸，其中通道层设置于第一导电柱与第二导电柱之间，且通道层耦接于第一导电柱与第二导电柱。存储器结构绕该第一导电柱、第二导电柱及通道层。
[0005]根据本专利技术的另一实施例，提出一种半导体装置。半导体装置包括一叠层以及多个存储器串列。叠层形成于一衬底上，叠层包括交替叠层的多个导电层及多个绝缘层。存储器串列沿着一第一方向穿过叠层，各个存储器串列包括第一导电柱及第二导电柱、一通道层以及一存储器结构。第一导电柱及一第二导电柱，分别沿着第一方向延伸且彼此电性隔离。通道层沿着第一方向延伸，其中通道层耦接于第一导电柱与第二导电柱。存储器结构绕该第一导电柱、第二导电柱及通道层。导电层包括一第一底导电层，该第一底导电层设置于该第一导电柱与该第二导电柱之下。
[0006]根据本专利技术的又一实施例，提出一种半导体装置的制造方法。方法包括下列步骤。首先，形成一叠层于一衬底上。叠层包括交替叠层的多个导电层及多个绝缘层。此后，形成多个存储器串列。存储器串列沿着一第一方向穿过叠层，各个存储器串列包括第一导电柱及第二导电柱、一通道层以及一存储器结构。第一导电柱及一第二导电柱，分别沿着第一方向延伸且彼此电性隔离。通道层沿着第一方向延伸，其中通道层设置于第一导电柱与第二导电柱之间，且通道层耦接于第一导电柱与第二导电柱。存储器结构绕该第一导电柱、第二导电柱及通道层。
[0007]为了对本专利技术的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图详细说明如下：
附图说明
[0008]图1A绘示依照本专利技术一实施例的半导体装置的俯视图；
[0009]图1B绘示沿着图1A的A
‑
A
’
联机的剖面图；以及
[0010]图2A至图12B绘示依照本专利技术一实施例的半导体装置的制造流程的示意图。
[0011]【符号说明】
[0012]18a，18b：底部结构
[0013]100：半导体装置
[0014]101：衬底
[0015]103：第一底绝缘层
[0016]105：第一底导电层
[0017]107：第二底绝缘层
[0018]109：底牺牲层
[0019]112：底牺牲层
[0020]110：第三底绝缘层
[0021]111：上牺牲层
[0022]116：上导电层
[0023]114：绝缘层
[0024]116：上导电层
[0025]118a：第一导电柱
[0026]118b：第二导电柱
[0027]120：通道层
[0028]120n：环形内表面
[0029]120t：环形外表面
[0030]122：存储器结构
[0031]124：绝缘柱
[0032]132：第一开口
[0033]134：第二开口
[0034]136：第三开口
[0035]138：沟道
[0036]140：第四开口
[0037]146：第二氧化物层
[0038]148：氧化物材料
[0039]A，A
’
，B，B
’
：剖面线端点
[0040]C1：第一位置
[0041]C2：第二位置
[0042]CL：导电层
[0043]IL：绝缘层
[0044]L1，L2：长度
[0045]LS：叠层结构
[0046]MS：存储器串列
[0047]ST：叠层
[0048]W1：第一宽度
[0049]W2：第二宽度
具体实施方式
[0050]为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本专利技术进一步详细说明。
[0051]图1A绘示依照本专利技术一实施例的半导体装置100的俯视图，对应于图1B的B
‑
B
’
联机的平面(亦即是对应于X轴与Y轴所形成的平面)。图1B绘示沿着图1A的A
‑
A
’
联机的剖面图(亦即是对应于X轴与Z轴所形成的平面)。在本实施例中，X轴、Y轴与Z轴是彼此垂直，但本专利技术并不以此为限，只要X轴、Y轴与Z轴是彼此交错即可。
[0052]请同时参照图1A及图1B，半导体装置100包括一叠层ST及多个存储器串列MS。沟道138可将叠层ST分为多个次叠层(未绘示)。半导体装置100形成于一衬底101上。叠层ST包括交替叠层的多个导电层CL及多个绝缘层IL。存储器串列MS分别沿着一第一方向穿过叠层ST。第一方向例如是Z轴的方向。详细而言，导电层CL包括依序叠层于衬底101上的一第一底导电层105、一第二底导电层112及多个上导电层116。绝缘层IL包括依序叠层于衬底101上的一第一底绝缘层103、一第二底绝缘层107、一第三底绝缘层110以及多个上绝缘层114。
[0053]各个存储器串列MS包括一第一导电柱118a及一第二导电柱118b、一通道层120、一绝缘柱124、一存储器结构122。第一导电柱118a及第二导电柱118b分别沿着第一方向延伸且彼此电性隔离。绝缘柱124可包括第二氧化物层146及氧化物材料148。通道层120及绝缘柱124沿着第一方向延伸，并穿过第一底导电层105、第二底绝缘层107、第二底导电层112、第三底绝缘层110以及叠层ST的其他层。通道层120设置于第一导电柱118a与第二导电柱118b之间，如图1A所示。在图1B中，通道层120延伸于绝缘柱124与第一导电柱118a之间以及绝缘柱124与第二导电柱118b之间。通道层120耦接于第一导电柱118a与第二导电柱118b。此外，通道层120具有沿着一第二方向(例如是X轴方向)及一第三方向(例如是Y轴方向)所形成的一环形横截面本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，其中，包括：一叠层，形成于一衬底上，该叠层包括交替叠层的多个导电层及多个绝缘层；以及多个存储器串列，沿着一第一方向穿过该叠层，各该存储器串列包括：一第一导电柱及一第二导电柱，分别沿着该第一方向延伸且彼此电性隔离；一通道层，沿着该第一方向延伸，其中该通道层设置于该第一导电柱与该第二导电柱之间，且该通道层耦接于该第一导电柱与该第二导电柱；以及一存储器结构，环绕该第一导电柱、该第二导电柱及该通道层。2.根据权利要求1所述的半导体装置，其中：该通道层具有沿着一第二方向及一第三方向所形成的一环形横截面，该第二方向及该第三方向是垂直于该第一方向，该通道层具有一环形内表面以及一环形外表面，该第一导电柱及该第二导电柱耦接于该环形外表面。3.根据权利要求2所述的半导体装置，其中，各该存储器串列包括位于中心区域的一绝缘柱，且该绝缘柱连接于该通道层的该环形内表面。4.根据权利要求1所述的半导体装置，其中，各该存储器串列包括位于中心区域的一绝缘柱，且该通道层沿着该第一方向延伸于该绝缘柱与该第一导电柱之间以及该绝缘柱与该第二导电柱之间。5.根据权利要求1所述的半导体装置，其中，该第一导电柱耦接于该通道层的一第一位置，该第二导电柱耦接于该通道层的一第二位置，该第一位置与该第二位置是沿着一第二方向彼此相对，...

【专利技术属性】
技术研发人员：李冠儒，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：