存储器制造技术

本发明专利技术提供了一种存储器。通过使位线组中位于边缘位置的第一位线的宽度尺寸大于排布在内的第二位线的宽度尺寸，从而在制备位线组时，不仅可以保障第一位线的形貌，并且在宽度较大的第一位线的阻挡保护下，还可以提高第二位线的形貌精度，进而有利于提高所形成的存储器的器件性能。器的器件性能。器的器件性能。

【技术实现步骤摘要】
存储器


[0001]本专利技术涉及半导体
，特别涉及一种存储器。

技术介绍

[0002]存储器，例如动态随机存储器(Dynamic Random Access Memory，DRAM)，其通常具有存储单元阵列，所述存储单元阵列中包括多个呈阵列式排布的存储单元。以及，所述存储器还具有多条位线，每一位线分别与相应的存储单元电性连接，并且所述存储器还包括存储电容器，所述存储电容器用于存储代表存储信息的电荷，以及所述存储单元可通过一节点接触部电性连接所述存储电容器，从而实现各个存储单元的存储功能。
[0003]目前，一种存储器的形成方法通常包括：形成位线组，并利用所述位线组界定出节点接触窗，进而可以填充导电材料在所述节点接触窗中，以形成节点接触部。
[0004]然而，在制备位线组时，对应在边缘位置上的位线其图形形貌极易发生变形(例如，边缘位置的位线容易被大量侵蚀而导致其形貌缩减)，这不仅会对位线的性能造成不利影响，导致最终所形成的半导体器件其稳定性较差，并且还会导致所界定出的节点接触窗的形貌异常，进而影响最终形成的节点接触部的品质。类似的，在制备节点接触部时，位于边缘位置的节点接触部同样的会存在其图形形貌容易发生变形的问题。

技术实现思路

[0005]本专利技术的目的在于提供一种存储器，以解决现有的存储器其边缘位置的位线和节点接触部容易出现形貌异常，从而影响存储器性能的问题。
[0006]为解决上述技术问题，本专利技术提供一种存储器，包括：衬底，所述衬底上定义有记忆体区和周边区，所述周边区位于所述记忆体区的外侧；位线组，形成在所述衬底的所述记忆体区中，所述位线组包括多条沿着预定方向延伸的位线，以及所述位线组中排布在边缘位置的位线构成第一位线，所述位线组中位于所述第一位线远离周边区一侧的位线构成第二位线，所述第一位线的宽度尺寸大于所述第二位线的宽度尺寸；以及，多个节点接触部，所述多个节点接触部中的每一节点接触部至少部分位于所述位线的一侧，以及所述多个节点接触部中排布在边缘位置的节点接触部构成第一接触部，所述多个节点接触部中位于所述第一接触部远离周边区一侧的节点接触部构成第二接触部，所述第二接触部的底部低于所述第一接触部的底部。
[0007]可选的，所述第一接触部包括绝缘接触柱，所述绝缘接触柱形成在所述衬底上，并且所述绝缘接触柱的顶部低于所述第二接触部的顶部。
[0008]可选的，所述第一接触部还包括第一电性传导层，所述第一电性传导层覆盖所述绝缘接触柱的顶表面。
[0009]可选的，所述第二接触部具有材料不同于所述第一接触部的部分。
[0010]可选的，所述第二接触部包括导电接触层，所述导电接触层形成在所述衬底上并至少部分嵌入至所述衬底中。
[0011]可选的，所述第二接触部还包括第二电性传导层，所述第二电性传导层形成在所述导电接触层的上方。
[0012]可选的，所述第二接触部的底部嵌入至衬底中，所述第一接触部的底表面停止于衬底的顶表面。
[0013]可选的，所述存储器还包括：隔离层，覆盖所述位线的顶表面。其中，所述隔离层中覆盖在所述第一位线上的部分构成第一隔离部，所述第一接触部还横向延伸至所述第一隔离部上，以使所述第一接触部的最大宽度尺寸大于所述第二接触部的最大宽度尺寸。
[0014]可选的，所述记忆体区中形成有有源区阵列，所述第一接触部与其下方的有源区电性绝缘，所述第二接触部与其下方的有源区电性连接。
[0015]可选的，所述周边区的衬底中形成有沟槽隔离结构，并在所述周边区的衬底上还设置有第三接触部，所述第三接触部形成在所述沟槽隔离结构上。
[0016]在本专利技术提供的存储器中，其位线组中位于边缘位置的第一位线的宽度尺寸大于排布在内的第二位线的宽度尺寸，从而可以有效保障位于边缘位置的第一位线的形貌，并且在宽度较大的第一位线的阻挡保护下，还可以进一步避免排布在内的第二位线受到大量侵蚀，提高第二位线的形貌精度，进而有利于提高所形成的存储器的器件性能。
附图说明
[0017]图1为本专利技术实施例一中的存储器其示意出位线组的版图结构；
[0018]图2a为本专利技术实施例一中的存储器其形成有位线组的剖面示意图；
[0019]图2b为本专利技术实施例一中的存储器其形成有节点接触部的剖面示意图；
[0020]图2c为本专利技术实施例一中的存储器其形成有间隔绝缘层的剖面示意图；
[0021]图3为本专利技术实施例一中的存储器的形成方法的流程示意图；
[0022]图4a～图4e为本专利技术实施例一中的存储器在其制备过程中的结构示意图；
[0023]图5为本专利技术实施例二中的存储器的剖面示意图。
[0024]其中，附图标记如下：
[0025]100
‑
衬底；
[0026]100A
‑
记忆体区；
[0027]100B
‑
周边区；
[0028]110
‑
第一沟槽隔离结构；
[0029]120
‑
第二沟槽隔离结构；
[0030]200
‑
位线组；
[0031]200a
‑
第一位线导电层；
[0032]200b
‑
第二位线导电层；
[0033]200c
‑
第三位线导电层；
[0034]200d
‑
位线遮蔽层；
[0035]200e
‑
隔离侧墙；
[0036]210
‑
第一位线；
[0037]220
‑
第二位线；
[0038]310
‑
第一隔离部；
[0039]320
‑
第二隔离部；
[0040]400a
‑
第一导电材料层；
[0041]400b
‑
第二导电材料层；
[0042]410
‑
第一接触部；
[0043]410a
‑
绝缘接触柱；
[0044]410b
‑
第一电性传导层；
[0045]420
‑
第二接触部；
[0046]420a
‑
导电接触层；
[0047]420b
‑
第二电性传导层；
[0048]430
‑
第三接触部；
[0049]430a
‑
绝缘柱；
[0050]430b
‑
第三电性传导层；
[0051]440
‑
第四接触部；
[0052]510
‑
第一接触窗；
[0053]520
‑
第二接触窗；
[0054]600
‑
绝缘介质层；
[005本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器，其特征在于，包括：衬底，所述衬底上定义有记忆体区和周边区，所述周边区位于所述记忆体区的外侧；位线组，形成在所述衬底的所述记忆体区中，所述位线组包括多条沿着预定方向延伸的位线，以及所述位线组中排布在边缘位置的位线构成第一位线，所述位线组中位于所述第一位线远离周边区一侧的位线构成第二位线，所述第一位线的宽度尺寸大于所述第二位线的宽度尺寸；以及，多个节点接触部，所述多个节点接触部中的每一节点接触部至少部分位于所述位线的一侧，以及所述多个节点接触部中排布在边缘位置的节点接触部构成第一接触部，所述多个节点接触部中位于所述第一接触部远离周边区一侧的节点接触部构成第二接触部，所述第二接触部的底部低于所述第一接触部的底部。2.如权利要求1所述的存储器，其特征在于，所述第一接触部包括绝缘接触柱，所述绝缘接触柱形成在所述衬底上，并且所述绝缘接触柱的顶部低于所述第二接触部的顶部。3.如权利要求2所述的存储器，其特征在于，所述第一接触部还包括第一电性传导层，所述第一电性传导层覆盖所述绝缘接触柱的顶表面。4.如权利要求1所述的存储器，其特征在于，所述第二接触部具有材料不同于所述第一接触部的部...

【专利技术属性】
技术研发人员：赖惠先，林昭维，朱家仪，童宇诚，吕前宏，
申请(专利权)人：福建省晋华集成电路有限公司，
类型：发明
国别省市：