本申请公开一种半导体存储装置，能够克服现有技术中的问题，优化半导体产品的良率。所述半导体存储装置包括衬底，表面形成有接触窗，所述接触窗暴露所述衬底内部；多个堆叠结构，形成于所述衬底表面，且所述接触窗位于相邻两个所述堆叠结构之间；第一材料层，分布于相邻两个所述堆叠结构之间，并位于所述接触窗内，所述第一材料层中包含掺杂离子，所述第一材料层内部形成有至多一个空洞；所述第一材料层包括多个材料子层，各个所述材料子层的掺杂离子浓度不同，并沿垂直所述衬底上表面的方向向上依次减小。向上依次减小。向上依次减小。
【技术实现步骤摘要】
半导体存储装置
[0001]本申请涉及半导体器件领域，具体涉及半导体存储装置。
技术介绍
[0002]现有技术中，在制备半导体存储器时，存在制作难度大、制备工艺较为繁琐的问题。例如，在制备节点接触部时，为确保节点接触部能够与存储晶体管之间具有良好的电性连接，对节点接触部的制备工艺的要求较高，例如对制备节点接触部的过程中所使用的沉积工艺有较高的要求，要求沉积材料能够具备较好的填充性能，这将导致节点接触部的制作要求严格、制备过程较慢，不仅会影响存储器的生产效率，并且还会使得半导体加工设备的利用率较低。并且，这些过程如果质量不达标，很容易导致最终制备的半导体产品的电性毁损。
[0003]亟需提出一种能够降低存储器制作难度、简化工艺、提高半导体产品良率的技术。
技术实现思路
[0004]鉴于此，本申请提供一种半导体存储装置，能够降低存储器制作难度，同时还有简化工艺的效果，还能够优化半导体产品的良率。
[0005]本申请提供的一种半导体存储装置，包括：
[0006]衬底，表面形成有接触窗，所述接触窗暴露所述衬底内部；
[0007]多个堆叠结构，形成于所述衬底表面，且所述接触窗位于相邻两个所述堆叠结构之间；
[0008]第一材料层，分布于相邻两个所述堆叠结构之间，并位于所述接触窗内，所述第一材料层中包含掺杂离子，所述第一材料层内部形成有至多一个空洞；
[0009]所述第一材料层包括多个材料子层，各个所述材料子层的掺杂离子浓度不同，并沿垂直所述衬底上表面的方向向上依次减小。
[0010]可选的，所述第一材料层中包括掺杂离子浓度为0的材料子层，且该材料子层的最下表面位于所述堆叠结构上表面的下方。
[0011]可选的，所述堆叠结构包括位线结构。
[0012]可选的，当存在所述空洞时，所述空洞至少经过所述第一材料层中的两个区域，且该两个区域具有不同的掺杂离子浓度。
[0013]可选的，当存在所述空洞时，所述空洞的顶部低于所述堆叠结构的上表面。
[0014]在该实施例中，所述接触窗内形成的第一材料层包含掺杂离子，且所述掺杂离子的浓度沿垂直所述衬底表面向上的方向逐渐降低，这种逐渐降低的掺杂离子浓度有助于防止空洞的形成，所述第一材料层内部形成有至多一个空洞，基于该少空洞的半导体存储装置的电性良率更高。
附图说明
[0015]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0016]图1为本申请一实施例中半导体存储装置的制备方法的步骤流程示意图。
[0017]图2为本申请一实施例在所述接触窗内形成第一材料层的步骤流程示意图。
[0018]图3为本申请一实施例所述衬底及其表面结构的剖面结构示意图。
[0019]图4为本申请一实施例所述半导体存储装置的剖面结构示意图。
[0020]图5为本申请一实施例所述半导体存储装置的剖面结构示意图。
[0021]图6为本申请一实施例所述半导体存储装置的剖面结构示意图。
[0022]图7为本申请一实施例所述半导体存储装置的俯视示意图。
具体实施方式
[0023]研究发现，现有技术中出现半导体器件良率低下的重要原因为；在接触窗内填充材料层时，接触窗内填充的材料层容易出现两个以上的空洞。这些空洞很有可能导致所述半导体器件的电性毁损，造成所述半导体器件良率低下。
[0024]研究还发现，降低或去除接触窗170内填充的材料层的空洞180，能够有效降低所述半导体器件发生电性毁损的几率，从而优化所述半导体器件良率。
[0025]以下结合附图以及实施例，对所述半导体存储装置作进一步的说明。
[0026]请参阅图1，为本申请一实施例中半导体存储装置的制备方法的步骤流程示意图。
[0027]在该实施例中，所述半导体存储装置的制备方法，包括以下步骤：
[0028]步骤S101：提供衬底101，所述衬底101表面形成多个堆叠结构(132a以及132b)，所述衬底101表面形成有接触窗170，所述接触窗170暴露所述衬底101内部，并位于相邻两所述堆叠结构(132a以及132b)之间。所述步骤S101中的衬底101可以参照图3。
[0029]步骤S102：在所述接触窗170内形成第一材料层120，所述第一材料层120内部形成有至多一个空洞180，所述第一材料层120中包含掺杂离子，且所述掺杂离子的浓度沿垂直所述衬底101表面向上的方向逐渐降低，如图4或图5所示。
[0030]在该实施例中，所述接触窗170内形成的第一材料层120包含掺杂离子，且所述掺杂离子的浓度沿垂直所述衬底101表面向上的方向逐渐降低，这种逐渐降低的掺杂离子浓度有助于防止空洞180的形成，所述第一材料层120内部形成有至多一个空洞180，基于该少空洞180的半导体存储装置的电性良率更高。
[0031]在图3所示的实施例中，所述衬底101包括半导体基底。所述半导体基底的材料可以包括硅(Si)，例如晶体Si，多晶硅或非晶Si。在一些实施例中，半导体基底可以包括半导体材料，例如锗(Ge)，硅锗(SiGe)，碳化硅(SiC)，砷化镓(GaAs)，砷化铟(InAs)或磷化铟(InP)。
[0032]在一些实施例中，所述衬底101内可以形成有导电区域，例如掺杂有杂质的阱，或掺杂有杂质的其他结构。
[0033]所述衬底101内形成有隔离结构102，将所述衬底101分割为多个有源区1021，各个
有源区1021可以等间距排列。所述隔离结构102可以浅沟槽隔离结构(STI)，通过刻蚀所述衬底101形成沟槽，再在所述沟槽内填充绝缘材料，形成所述隔离结构102。所述隔离结构102采用的绝缘材料可以氧化硅、氮化硅、氮氧化硅等绝缘介质材料中的至少一种。
[0034]有源区1021可能具有规则的形状，例如长条状，且呈规则排列方式。所述有源区1021内形成有栅极结构。
[0035]所述第一材料层120包括硅层，实际上也可根据需要设所述第一材料层120的具体材料。在一些实施例中，所述掺杂离子至少包括磷离子。
[0036]请参阅图7，为本申请一实施例所述半导体存储装置的俯视示意图
[0037]在图7所示的实施例中，在接触部110内形成有衬垫，所述衬底101内还形成有字线WL，与有源区1021相交设置。位线180与字线WL相互垂直分布，且与有源区1021相交，所述位线栅极190位于相交位置处，与所述位线180连接。所述位线180部分位于位线栅极190上，部分位于衬底101其他区域表面。
[0038]在一实施例中，所述堆叠结构(132a以及132b)包括位线结构。在图2所示的实施例中，所述位线结构至少包括金属层151，所述金属层151本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体存储装置，其特征在于，包括：衬底，表面形成有接触窗，所述接触窗暴露所述衬底内部；多个堆叠结构，形成于所述衬底表面，且所述接触窗位于相邻两个所述堆叠结构之间；第一材料层，分布于相邻两个所述堆叠结构之间，并位于所述接触窗内，所述第一材料层中包含掺杂离子，所述第一材料层内部形成有至多一个空洞；所述第一材料层包括多个材料子层，各个所述材料子层的掺杂离子浓度不同，并沿垂直所述衬底上表面的方向向上依次减小。2.根据权利要求1所述的半导体存储装置，其特征...
【专利技术属性】
技术研发人员：童宇诚，张钦福，
申请(专利权)人：福建省晋华集成电路有限公司，
类型：新型
国别省市：
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