半导体结构及其制造方法技术

本发明专利技术公开了一种半导体结构及其制造方法，包括排列成阵列的多个有源图案以及包围所述多个有源图案的周围图案。至少一个分支图案连接在周围图案的内侧边缘上。分支图案与有源图案具有相同的延伸方向，且周围图案的端部与紧邻的有源图案的端部切齐。分支图案可使有源图案阵列与周围图案之间具有较均匀的图案密度，帮助绝缘层较容易完全填充有源图案和周围图案之间的间隙。图案之间的间隙。图案之间的间隙。

【技术实现步骤摘要】
半导体结构及其制造方法


[0001]本专利技术涉及一种半导体结构及其制造方法，特别涉及一种包括阵列图案以及周围图案的半导体结构及其制造方法。

技术介绍

[0002]动态随机存取存储器(dynamic random access memory，DRAM)属于一种挥发性存储器，包括由多个存储单元(memory cell)构成的阵列区(array area)以及由控制电路构成的周边区(peripheral area)。各个存储单元是由一个晶体管(transistor)以及与所述晶体管电连接的一个电容(capacitor)构成，由所述晶体管控制所述电容中的电荷的存储或释放，来达到存储资料的目的。控制电路通过横跨阵列区并且与各个存储单元电连接的字线(word line，WL)与位线(bit line，BL)，可定址至各个存储单元来控制各个存储单元的资料的存取。
[0003]目前，动态随机存取存储器的制作包括在半导体衬底上定义出多个有源区后，再以有源区为基础来制作存储单元。如何在衬底上制作出排列更紧密的有源区以获得更高集密度的动态随机存取存储器芯片，为本领域持续研究的课题。

技术实现思路

[0004]本专利技术目的在于提供一种半导体结构及其制造方法，通过多个平行排列的沟槽来切割多个条状图案，可获得紧密排列的有源图案阵列以及围绕在有源图案阵列周围的周围图案。周围图案可在有源图案阵列的周围提供结构支撑及应力缓冲的效果。另外，连接在周围图案边缘上的分支图案可使有源图案阵列的周围具有较均匀的图案密度，也使第一绝缘层可较容易完全填充有源图案和周围图案之间的间隙。
[0005]根据本专利技术一实施例的半导体结构，包括一衬底，多个有源图案设置在所述衬底中，分别沿着一第一方向延伸，并且沿着所述第一方向和一第二方向对齐排列，其中，所述有源图案被各绝缘层所隔离。一周围图案设置在所述衬底中并且包围所述多个有源图案。至少一个分支图案，连接在所述周围图案的一内侧边缘上并且沿着所述第一方向延伸，其中所述分支图案的端部与一紧邻的所述有源图案的端部沿着所述第二方向切齐。
[0006]根据本专利技术一实施例的半导体结构的制造方法包括以下步骤。首先于一衬底上形成一第一图案层，其中所述第一图案层包括多个平行排列并且分别沿着一第一方向延伸的条状图案，以及一周围图案，围绕着所述多个条状图案。接着于所述第一图案层上形成一第二图案层，其中所述第二图案层包括多个平行排列并且分别沿着一第二方向延伸的沟槽图案。然后，通过所述多个沟槽图案蚀刻所述多个条状图案，以将所述多个条状图案切割成多个有源图案以及至少一个连接在所述周围图案的一内侧边缘上的分支图案。所述分支图案的端部与一紧邻的所述有源图案的端部沿着所述第二方向切齐。
附图说明
[0007]图1至图4所绘示为本专利技术一实施例之半导体结构于制造过程的不同步骤的平面示意图。
[0008]图5和图6说明图3和图4所示步骤的一种变化型。
[0009]图7和图8说明图3和图4所示步骤的另一种变化型。
[0010]图9至图11所绘示本专利技术另一实施例之半导体结构于制造过程的不同步骤的平面示意图。
[0011]图12说明图11所示半导体结构的一种变化型。
[0012]图13说明图11所示半导体结构的另一种变化型。
[0013]其中，附图标记说明如下：
[0014]D1第一方向
[0015]D2第二方向
[0016]10第一图案层
[0017]12条状图案
[0018]14周围图案
[0019]14
’
周围区块图案
[0020]14a内侧边缘
[0021]14b切口部分
[0022]14c弧形沟槽
[0023]14e外侧边缘
[0024]16有源图案
[0025]16a端部
[0026]18分支图案
[0027]18a端部
[0028]20第二图案层
[0029]22沟槽图案
[0030]100衬底
[0031]101第一图案层
[0032]102条状图案
[0033]114周围图案
[0034]114'周围区块图案
[0035]114a内侧边缘
[0036]114b切口部分
[0037]114e外侧边缘
[0038]116有源图案
[0039]116a端部
[0040]118分支图案
[0041]118a端部
[0042]120隔离结构
[0043]122第一绝缘层
[0044]124第二绝缘层
[0045]126第三绝缘层
[0046]128第四绝缘层
[0047]CT1沟槽
[0048]CT2弧形沟槽
[0049]CT3沟槽
[0050]CT4弧形沟槽
[0051]LD1延伸线
[0052]LD2延伸线
[0053]SP隔离沟槽
具体实施方式
[0054]为使熟习本专利技术所属
之一般技艺者能更进一步了解本专利技术，下文特列举本专利技术之较佳实施例，并配合所附图式，详细说明本专利技术的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本专利技术的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
[0055]请参考图1至图4，所绘示为本专利技术一实施例之半导体结构于制造过程的不同步骤的平面示意图。半导体结构的制造方法可包括以下步骤。如图1所示，首先提供一衬底100，接着在衬底100上形成第一图案层10。衬底100例如是硅(Si)衬底、外延硅(epitaxial silicon)衬底、硅锗(SiGe)衬底、碳化硅(SiC)衬底，或者绝缘上覆硅衬底(silicon
‑
on
‑
insulator，SOI)，但不限于此。第一图案层10的材料可以包括光刻胶或电介质材料例如氧化硅、氮化硅或氮氧化硅，但不限于此。根据本专利技术一实施例，第一图案层10可包括氮化硅。第一图案层10包括分别沿着第一方向D1延伸并且平行排列的多个条状图案12，以及围绕着这些条状图案12的周围图案14。条状图案12的两端均连接在周围图案14的内侧边缘14a上。
[0056]如图2所示，接着形成第二图案层20全面性的覆盖住衬底100和第一图案层10，然后对第二图案层20进行图案化工艺(例如微影暨蚀刻工艺)以在第二图案层20中形成分别沿着第二方向D2延伸并且平行排列的多个沟槽图案22，显露出部分条状图案12和周围图案14。第二图案层20的材料可以包括光刻胶或电介质材料例如氧化硅、氮化硅或氮氧化硅，但不限于此。第二图案层20的材料需不同于第一图案层10的材料。根据本专利技术一实施例，第二图案层20可包括光刻胶。第一方向D1与第二方向D2为不同方向，两者之间的夹角可根据设计需求调整。根据本专利技术一实施例，第一方向D1与第二方向D2之本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：一衬底；多个有源图案设置在所述衬底中，分别沿着一第一方向延伸，并且沿着所述第一方向和一第二方向对齐排列，其中，所述有源图案被各绝缘层所隔离；一周围图案设置在所述衬底中并且包围所述多个有源图案；以及至少一个分支图案，连接在所述周围图案的一内侧边缘上并且沿着所述第一方向延伸，其中，所述分支图案的端部与一紧邻的所述有源图案的端部沿着所述第二方向切齐。2.根据权利要求1所述的半导体结构，其特征在于，所述第一方向与所述第二方向之间的夹角介于15度至130度之间。3.根据权利要求1所述的半导体结构，其特征在于，所述分支图案与至少一有源图案位于同一条沿着所述第一方向的延伸线上。4.根据权利要求1所述的半导体结构，其特征在于，还包括多个沟槽，其切过所述周围图案而将所述周围图案分割成多个周围区块图案，其中，所述沟槽与至少一所述有源图案的端部位于同一条沿着所述第二方向的延伸线上。5.根据权利要求1所述的半导体结构，其特征在于，所述周围图案为封闭环形图案。6.根据权利要求1所述的半导体结构，其特征在于，所述周围图案的所述内侧边缘包括至少一个切口部分，所述切口部分与至少一所述有源图案的端部位于同一条沿着所述第二方向的延伸线上。7.根据权利要求1所述的半导体结构，其特征在于，还包括多个弧形沟槽，自所述内侧边缘切入所述周围图案中。8.根据权利要求1所述的半导体结构，其特征在于，还包括：一第一绝缘层，位于所述多个有源图案之间并且围绕所述周围图案的一外侧边缘；一第二绝缘层，围绕所述周围图案的所述外侧边缘，并且由所述第一绝缘层而与所述周围图案区隔开；以及一第三绝缘层，围绕所述第二绝缘层。9.根据权利要求8所述的半导体结构，其特征在于，还包括一第四绝缘层，位于沿着所述第一方向紧邻的所述有源图案的端部之间。10.根据权利要求8所述的半导体结构，其特征在于，所述第二绝缘层为不连续结构。11.一种半导体结构的制造方法，其特征在于，包括：于一衬底上形成一第一图案层，所述第一图案层包括：多个平行排列并且分别沿着一第一方向延伸的条状图案；以及一周围图案，围绕着所述多个条状图案；于所述第一图案层上形成一第二图案层，所述第二图案层包括多个平行排列并且分别沿着一第二方向延伸的沟槽图案；通过所述多个沟槽图案蚀刻所述多个条状图案，以将所述多个条状图案切割成多个有...

【专利技术属性】
技术研发人员：许耀光，蔡建成，郑俊义，吴建山，贾世元，周芷伊，
申请(专利权)人：福建省晋华集成电路有限公司，
类型：发明
国别省市：