改善ESD防护器件均匀导通的方法技术

本发明专利技术揭示一种改善ＥＳＤ防护器件均匀导通的方法，适用于集成电路中静电放电（ＥＳＤ）防护器件的特性改进，其中所述的ＭＯＳ晶体管具有多个相互并联的指状元件，各指状元件分别关联于一个寄生三极管，且各寄生三极管的集电极（即ＭＯＳ晶体管的漏极）通过共漏极线耦接于工作电位端或集成电路的Ｉ／Ｏ端，寄生三极管的发射极（即ＭＯＳ晶体管的源极）与ＭＯＳ晶体管的栅极、衬底共同连接于公共接地电位端。其特征为：在所述的ＥＳＤ防护器件中，ＭＯＳ晶体管的衬底端还串联有一高阻值装置，进而将其与上述源极、栅极一起耦接到公共接地电位端。藉此可以降低Ｇａｔｅｄ＿ＭＯＳＦＥＴ的触发电压，使得大尺寸的防护器件能够更均匀的导通，提高器件的ＥＳＤ防护能力，进一步节省电路设计面积，降低开发成本。

【技术实现步骤摘要】

本专利技术涉及一种静电放电防护电路，特别涉及一种改善ESD防护器件均匀 导通的方法。
技术介绍
随着半导体工艺制程的日益先进，静电放电(Electrostatic Discharge) 问题受到越来越多设计者的重视。在电路设计中，可以用来做ESD防护器件 的有电阻、二极管、三极管、金氧半场效应晶体管及硅控整流器等等。在 种类繁多的ESD防护器件中，Gated—M0SFET由于其易于设计且防护能力较佳， 应用最为广泛。特别地，在骤回崩溃机制下，N型金氧半晶体管(以下简称丽0S)是为 一种有效的静电放电防护装置。当静电放电发生时，骤回崩溃机制会致使NMOS 传导一个大的静电放电电流(ESD current)于其漏极与源极之间。为了承受 足够高的静电放电电流以达到集成电路对静电放电的防护规格，该丽0S器件 经常具有较大尺寸，而大尺寸的丽OS组件在集成电路布局上， 一般都是制成 多指状结构。这些丽OS的所有多指状元件在静电放电条件下，由于各个寄生 三极管的导通时间不同，经常只有其中少数指状元件的寄生三极管先导通来 排放瞬间的静电放电电流，而其他指状元件的寄生三级管均未启动来协助排 放ESD本文档来自技高网...

【技术保护点】
一种改善ＥＳＤ防护器件均匀导通的方法，适用于集成电路中静电放电（ＥＳＤ）防护器件的特性改进，其中所述的ＭＯＳ晶体管具有多个相互并联的指状元件，各指状元件分别关联于一个寄生三极管，且各寄生三极管的集电极（即ＭＯＳ晶体管的漏极）通过共漏极线耦接于工作电位端或集成电路的Ｉ／Ｏ端，寄生三极管的发射极（即ＭＯＳ晶体管的源极）与ＭＯＳ晶体管的栅极及衬底共同连接于公共接地电位端，其特征在于：在所述的ＥＳＤ防护器件中，ＭＯＳ晶体管的衬底端还串联有一高阻值装置，进而将其与上述源极、栅极一起耦接到公共接地电位端。

【技术特征摘要】
1.一种改善ESD防护器件均匀导通的方法，适用于集成电路中静电放电(ESD)防护器件的特性改进，其中所述的MOS晶体管具有多个相互并联的指状元件，各指状元件分别关联于一个寄生三极管，且各寄生三极管的集电极(即MOS晶体管的漏极)通过共漏极线耦接于工作电位端或集成电路的I/O端，寄生三极管的发射极(即MOS晶体管的源极)与MOS晶体管的栅极及衬底共同连接于公共接地电位端，其特征在于在所述的ESD防护器件中，MOS晶体管的衬底端还串联有一高阻值装置，进而将其与上述源极、栅极一起耦接到公共接地电位端。2. 根据权利要求1所述的改善ESD防护器件均匀导通的方法，其特征在 于所述的ESD防护器件为N沟道场效应管。3. 根据权利要求1...

【专利技术属性】
技术研发人员：石俊，夏洪旭，王政烈，
申请(专利权)人：和舰科技苏州有限公司，
类型：发明
国别省市：32[中国|江苏]