改善ESD防护器件均匀导通的方法技术

本发明专利技术揭示一种改善ＥＳＤ防护器件均匀导通的方法，适用于集成电路中静电放电（ＥＳＤ）防护器件的特性改进，其中所述的ＭＯＳ晶体管具有多个相互并联的指状元件，各指状元件分别关联于一个寄生三极管，且各寄生三极管的集电极（即ＭＯＳ晶体管的漏极）通过共漏极线耦接于工作电位端或集成电路的Ｉ／Ｏ端，寄生三极管的发射极（即ＭＯＳ晶体管的源极）与ＭＯＳ晶体管的栅极、衬底共同连接于公共接地电位端。其特征为：在所述的ＥＳＤ防护器件中，ＭＯＳ晶体管的衬底端还串联有一高阻值装置，进而将其与上述源极、栅极一起耦接到公共接地电位端。藉此可以降低Ｇａｔｅｄ＿ＭＯＳＦＥＴ的触发电压，使得大尺寸的防护器件能够更均匀的导通，提高器件的ＥＳＤ防护能力，进一步节省电路设计面积，降低开发成本。

【技术实现步骤摘要】

本专利技术涉及一种静电放电防护电路，特别涉及一种改善ESD防护器件均匀 导通的方法。
技术介绍
随着半导体工艺制程的日益先进，静电放电(Electrostatic Discharge) 问题受到越来越多设计者的重视。在电路设计中，可以用来做ESD防护器件 的有电阻、二极管、三极管、金氧半场效应晶体管及硅控整流器等等。在 种类繁多的ESD防护器件中，Gated—M0SFET由于其易于设计且防护能力较佳， 应用最为广泛。特别地，在骤回崩溃机制下，N型金氧半晶体管(以下简称丽0S)是为 一种有效的静电放电防护装置。当静电放电发生时，骤回崩溃机制会致使NMOS 传导一个大的静电放电电流(ESD current)于其漏极与源极之间。为了承受 足够高的静电放电电流以达到集成电路对静电放电的防护规格，该丽0S器件 经常具有较大尺寸，而大尺寸的丽OS组件在集成电路布局上， 一般都是制成 多指状结构。这些丽OS的所有多指状元件在静电放电条件下，由于各个寄生 三极管的导通时间不同，经常只有其中少数指状元件的寄生三极管先导通来 排放瞬间的静电放电电流，而其他指状元件的寄生三级管均未启动来协助排 放ESD电流，因此该先导通的指状元件有可能会先被ESD电流烧毁，这就导致具有大尺寸的丽OS组件的ESD耐受力没有随着器件尺寸的增大而等比提 高。因此，如何促使大尺寸的丽OS多指状元件能够均匀导通来共同排放ESD 电流，成为ESD防护器件设计上的挑战。形象地说，如图1为传统的丽0S静电放电防护器件的布局剖视图；如图 2为图1器件的等效电路示意图。图1中以含六个指状元件的丽OS晶体管为 例，该丽OS晶体管的漏极耦接到工作电位端(VDD)或集成电路的I/0端，， 而其栅极与源极则连同衬底端一起耦接到公共接地电位端(VSS)，所有寄生 三极管皆为并联连接。当作为ESD防护器件的Gated—醒OSFET漏端加大的正 向偏压时，其主要是通过寄生三极管的导通进行ESD放电电流的排放的。然 而，由于衬底P阱本身存在阻值，所以不同的寄生三级管基极之间存在一定 的电阻，且通常其阻值相近，即图中Rl、 R2和R3所示。由于上述寄生电阻 的存在使得各节点之间存在一定的电压差，导致在ESD防护过程中通常处于 中间部分的指状元件会先导通，即本图1例中寄生三极管Q3，Q4。当有少量指 状元件导通时，由于三极管本身的负阻效应会钳制丽OSFET漏极电压在一个 相对较小的电压值，阻止其它指状元件继续导通，直至漏极电压重新达到寄 生三极管的触发电压，如此重复直至所有指状元件全部导通，或者达到器件 本身的二次击穿电流而损坏器件。 一般情况下，在少数几个指状元件导通后 就可使得电流达到器件二次击穿的电流值，那么在整个ESD事件中，大部分 指状元件处于关闭状态，这样一来即使丽OSFET本身尺寸很大，但是其ESD 防护耐受力并没有得到明显的改善，反而成为电路高集成度实现的负累，所 以在选用Gated—NMOSFET作为ESD防护器件时，如何在增大器件尺寸的同时 使得所有指状元件能够均匀导通非常关键。
技术实现思路
本专利技术的首要目的，在于提供一种ESD防护器件均匀导通功能特性的改 善方法，以增加其ESD防护的耐受力。本专利技术的另一个目的，还在于通过创新设计的高阻值装置的简单可调性， 用以调控ESD防护器件的触发电压值，使其灵活应对于不同的电路设计。为达成上述目的，本专利技术提出的一种改善方法为所述的M0S晶体管具有多个相互并联的指状元件，各指状元件分别关联 于一个寄生三极管，且各寄生三极管的集电极(即M0S晶体管的漏极)通过 共漏极线耦接于工作电位端或集成电路的I/O端，寄生三极管的发射极(即 MOS晶体管的源极)与MOS晶体管的栅极、衬底共同连接于公共接地电位端。 其特征在于在所述的ESD防护器件中，M0S晶体管的衬底端还串联有一高阻 值装置，进而将其与上述源极、栅极一起耦接到公共接地电位端。进一步地，所述的ESD防护器件为N沟道场效应管、P沟道场效应管及具 有近似版图布局方式与工作原理的PNP或NPN三极管。更进一步地，所述的高阻值装置为一电阻，其阻值远大于各指状元件间 关联的寄生电阻的阻值。再进一步地，所述的高阻值装置为一二极管，且该二极管的阳极与公共 接地电位端相耦接，阴极与该ESD防护器件的衬底端相耦接。本专利技术提供的改善ESD防护器件均匀导通的方法，其有益效果为首先，采用串联高阻值装置的方法，可以降低Gated_MOSFET的触发电压， 使得大尺寸的防护器件能够更均匀的导通，提高器件的ESD防护能力，进一 步节省电路设计面积，降低开发成本。其次，通过附加电阻值或二极管特性的调整，可以按需灵活调控器件的触发电压值，使得在不同的电路设计中，发挥最大的ESD防护能力。 附图说明图1是现有技术Gated_NMOSFET的ESD防护器件的布局剖视图； 图2是现有技术的ESD防护器件中等效电路示意图； 图3是本专利技术改善均匀导通的方法在高电阻实施下的ESD防护器件的布 局剖视图；图4是图3的等效电路示意图；图5是本专利技术改善均匀导通的方法在二极管实施下的ESD防护器件的布 局剖视图；图6是图5的等效电路示意图；图7是ESD防护器件均匀导通改善前后各节点电压曲线的对比示意图。 上述实施例附图中各附图标记的含义为1P型或N型衬底2P阱3MOS晶体管栅极4寄生三极管5寄生电阻6共栅极线7共漏极线S源极D漏极G栅极B衬底端vss公共接地电位端葡工作电位端R1 R3 各相邻节点间的阻值 V1 V6 与各节点相对应的电压具体实施例方式为使本专利技术的上述目的、特征和优点能更明显易理解，下文特例举两个 较佳实施例，并配合所附图示，作详细说明如下本专利技术揭露一种改善ESD防护器件均匀导通的方法，其中所述的M0S晶 体管具有多个相互并联的指状元件，各指状元件分别关联于一个寄生三极管， 且各寄生三极管的集电极(即MOS晶体管的漏极)通过共漏极线耦接于工作 电位端或集成电路的I/0端，寄生三极管的发射极(即MOS晶体管的源极) 与MOS晶体管的栅极、衬底共同连接于公共接地电位端。其特征为在所述 的ESD防护器件中，MOS晶体管的衬底端还串联有一高阻值装置，进而将其与 上述源极、栅极一起耦接到公共接地电位端。第一实施例如图3为本专利技术改善均匀导通的方法在高电阻实施下的ESD防护器件的 布局剖视图；如图4为图3器件的等效电路示意图。图3中同样以含六个指 状元件的丽OS晶体管为例，其中丽OS晶体管最下端为P型或N型衬底1，且 具有多个相互并联的指状元件，分别并联结合于P阱2，该指状元件分别关联 于一个寄生三级管4。由图中所示可以看出，这些并联的寄生三极管的集电极 (即NMOS晶体管的漏极D)通过共漏极线7耦接于工作电位端VDD或集成电路 的I/O端，而其源极S、栅极G与衬底端B则藉由共栅极线6 —起耦接于公共 接地电位端VSS。如
技术介绍
中提及，由于P阱2本身存在阻值，所以不同的 寄生三级管基极之间存在一定的电阻，且通常其阻值相近，即图中R1、 R2和 R3所示。对比于图l可见，本ESD防护器件的实施图例中，丽OS晶体管的衬 底端B还串联有一电阻R，进而将该衬底端B与上述源极S、栅极G—起耦接到公共接地电位端VSS。其本文档来自技高网...

【技术保护点】
一种改善ＥＳＤ防护器件均匀导通的方法，适用于集成电路中静电放电（ＥＳＤ）防护器件的特性改进，其中所述的ＭＯＳ晶体管具有多个相互并联的指状元件，各指状元件分别关联于一个寄生三极管，且各寄生三极管的集电极（即ＭＯＳ晶体管的漏极）通过共漏极线耦接于工作电位端或集成电路的Ｉ／Ｏ端，寄生三极管的发射极（即ＭＯＳ晶体管的源极）与ＭＯＳ晶体管的栅极及衬底共同连接于公共接地电位端，其特征在于：在所述的ＥＳＤ防护器件中，ＭＯＳ晶体管的衬底端还串联有一高阻值装置，进而将其与上述源极、栅极一起耦接到公共接地电位端。

【技术特征摘要】
1.一种改善ESD防护器件均匀导通的方法，适用于集成电路中静电放电(ESD)防护器件的特性改进，其中所述的MOS晶体管具有多个相互并联的指状元件，各指状元件分别关联于一个寄生三极管，且各寄生三极管的集电极(即MOS晶体管的漏极)通过共漏极线耦接于工作电位端或集成电路的I/O端，寄生三极管的发射极(即MOS晶体管的源极)与MOS晶体管的栅极及衬底共同连接于公共接地电位端，其特征在于在所述的ESD防护器件中，MOS晶体管的衬底端还串联有一高阻值装置，进而将其与上述源极、栅极一起耦接到公共接地电位端。2. 根据权利要求1所述的改善ESD防护器件均匀导通的方法，其特征在 于所述的ESD防护器件为N沟道场效应管。3. 根据权利要求1...

【专利技术属性】
技术研发人员：石俊，夏洪旭，王政烈，
申请(专利权)人：和舰科技苏州有限公司，
类型：发明
国别省市：32[中国|江苏]