改进的静电放电保护电路制造技术

本发明专利技术提供了一种改进的静电放电保护电路，当一静电电压在一第一节点和一第二节点之间产生时，提供至一第一节点至第二节点的静电放电路径，包括一ＰＭＯＳ管、一电阻Ｒ１和一二极管Ｄ，其中所述ＰＭＯＳ管漏极连接至所述第一节点，其源极连接至所述第二节点，其栅极通过电阻Ｒ１连接至所述第二节点，所述二极管Ｄ正极连接至所述第一节点，负极连接至所述第二节点，所述ＰＭＯＳ管其衬底连接至其栅极；所述ＰＭＯＳ也可使用ＮＭＯＳ管代替，此时电路中所述二极管Ｄ正极连接至所述第二节点，负极连接至所述第一节点，所述ＮＭＯＳ管其衬底连接至其栅极。本发明专利技术所述电路相对现有技术，省去了复杂的检测电路，本发明专利技术的ＮＭＯＳ和ＰＭＯＳ可以采用标准工艺，而不是复杂的Ｎ阱工艺。

【技术实现步骤摘要】

本专利技术涉及一种静电放电保护电路。
技术介绍
大多数静电放电保护电路(ESD protection circuit)的设计方案是使它通过接地管脚放电，这样可在其他管脚和接地管脚之间方便的添加ESD器件。但是，传统的ESD器件不能添加到对地为负电压的管脚上，因为这样会在ESD器件中地管脚与该负电压管脚之间产生寄生P-N结。正常工作时，该寄生P-N结是正偏压的，从而产生漏电流。而在集成电路(IC)中，通常禁止触发寄生的PNP管和大的漏电流来防止电路发生故障甚至损坏。即使这种大的漏电流可以接受，该管脚的电压仍然会使二极管正偏，从而此管脚的电压会被钳制，不能低于二极管的正向导通压降(通常为0.3V)。所以此管脚的最低输入则约为-0.3V，不能输入更低的电压至芯片，这限制了芯片的应用。所以，对接地管脚放电的ESD器件不能应用于作为对地电压为负的负电压输入管脚上的静电保护器件。相应地，可以采用对VDD放电的ESD设计方案。大多数对VDD放电的ESD采用PMOS作为主要的放电器件。然而，作为第一级ESD保护电路，PMOS不如NMOS易被触发。NMOS具有寄生的NPN。在静电放电过程中，漏极与本文档来自技高网...

【技术保护点】
一种改进的静电放电保护电路，当一静电电压在一第一节点和一第二节点之间产生时，提供至一第一节点至第二节点的静电放电路径，包括一ＰＭＯＳ管、一电阻Ｒ１和一二级管Ｄ，其中所述ＰＭＯＳ管漏极连接至所述第一节点，其源极连接至所述第二节点，其栅极通过电阻Ｒ１连接至所述第二节点，所述二级管Ｄ正极连接至所述第一节点，负极连接至所述第二节点，其特征在于：所述ＰＭＯＳ管其衬底连接至其栅极。

【技术特征摘要】
1.一种改进的静电放电保护电路，当一静电电压在一第一节点和一第二节点之间产生时，提供至一第一节点至第二节点的静电放电路径，包括一PMOS管、一电阻R1和一二级管D，其中所述PMOS管漏极连接至所述第一节点，其源极连接至所述第二节点，其栅极通过电阻R1连接至所述第二节点，所述二级管D正极连接至所述第一节点，负极连接至所述第二节点，其特征在于所述PMOS管其衬底连接至其栅极。2.如权利要求1所述的静电放电保护电路，其特征在于所述第二节点为一高电位VDD电源总线，所述第一节点为一对地为负的电压输入端。3.如权利要求1或2所述的静电放电保护电路，其特征在于所述电路进一步包含一电容C，连接至所述PMOS管的栅极和所述第一节点之间。4.如权利要求1或2所述的静电放电保护电路，其特征在于所述电路进一步包含一电阻R2，所述第一节点通过该电阻R2连接至内部电路。5.如权利要求4所述的静电放电保护电路，其特征在于如果所述内部电路为MOS管的栅极输入，还需在MOS管的栅极上并联一个到地的反向二极管。6.如权利要求4所述的静电放电保护电路，其特征在于所述电路进一步包含一第三节点GND，所述第二节点为为一高电位VDD电源总线，所述第二节点和第三节点之间包含一电源VDD到地GND的静电放电保护电路，所述内部电路连接在所述第二节点和第三节点之间。7.如权利要求1所述的静电放电保护电路，其特征在于所述PMOS管基于标准CMOS工艺制作。8.一种改进的静电放电保护...

【专利技术属性】
技术研发人员：王钊，尹航，
申请(专利权)人：北京中星微电子有限公司，
类型：发明
国别省市：11[中国|北京]