静电放电保护器件及其形成方法与包含其的装置制造方法及图纸

一种静电放电(ESD)保护器件和其制造方法。在一些实施例中，ESD保护器件包括：内部电路，在器件晶片中图案化且电耦合于第一节点与第二节点之间；静电放电(ESD)电路阵列，在载体晶片中图案化，其中ESD电路电耦合于第一节点与第二节点之间且配置成保护内部电路免于瞬态ESD事件，且其中器件晶片接合到载体晶片。且其中器件晶片接合到载体晶片。且其中器件晶片接合到载体晶片。

【技术实现步骤摘要】
静电放电保护器件及其形成方法与包含其的装置


[0001]本专利技术的实施例是有关于一种静电放电保护器件及其形成方法与包含静电放电保护器件的装置。

技术介绍

[0002]随着集成电路(integrated circuit；IC)制造技术的进步，越来越多的电路块集成在单个芯片中。因而，在利用单个芯片中形成的集成电路的应用中，接口电路可暴露于瞬态电事件或具有快速改变电压和功率的相对较短持续时间的电信号。瞬态电事件可包含例如由从物件或人到IC芯片的电荷的突然释放而引起的静电放电(electrostatic discharge；ESD)事件。
[0003]此外，由于在IC的相对较小区域上方的过电压条件和高电平的功率耗散，ESD事件可能对IC内部的接口电路造成应力。举例来说，高功率耗散可能增加IC温度，且还可能导致其它问题，例如栅极氧化物贯穿、结损坏、金属损坏以及表面电荷累积。此外，ESD可能诱发栓锁(无意中产生低阻抗路径)，由此扰乱IC的运行并潜在地由于栓锁电流路径中的自热而对IC造成永久性损坏。
[0004]这就是为什么高效(面积、功率、速度)ESD保护网的设计是集成电路(IC)制造的最关键的可靠性问题之一。具体来说，随着半导体制造技术发展到深亚微米(deep sub
‑
micron；DSM)工艺、按比例缩小的器件、更薄的栅极氧化物、轻掺杂漏极区(lightly
‑
doped drain regions；LDD)、浅沟槽隔离(shallow trench isolation；STI)工艺以及金属自对准硅化物工艺，IC更易受ESD应力的影响。
[0005]然而，ESD保护网通常消耗较大的芯片上区域且受限于用于制造IC的半导体制造技术。因此，需要提供一种用于ESD保护网的半导体结构，所述半导体结构在提供针对ESD效应的保护的同时减小芯片上布局区域。
[0006]此
技术介绍
部分中所公开的信息仅期望为下文所描述的本专利技术的各种实施例提供内容，且因此，此
技术介绍
部分可包含不必为现有技术信息的信息(即，本领域的普通技术人员已知的信息)。因此，在此
技术介绍
部分中所描述工作的范围内，当前署名的专利技术人的工作以及在提交时可能没有以其它方式作为现有技术的资格的描述的方面既不明确也不隐含地被认为是针对本公开的现有技术。

技术实现思路

[0007]本专利技术实施例提供一种静电放电保护器件，包括内部电路以及静电放电电路阵列。内部电路在器件晶片中图案化且电耦合于第一节点与第二节点之间。静电放电电路阵列在载体晶片中图案化。静电放电电路电耦合于第一节点与第二节点之间且配置成保护所述内部电路免于瞬态静电放电事件。所述器件晶片接合到所述载体晶片。
[0008]本专利技术实施例提供一种包含静电放电保护器件的装置，包括器件晶片以及载体晶片。器件晶片具有在其中图案化的集成电路。载体晶片接合到器件晶片。载体晶片包括一个
或多个静电放电保护器件。一个或多个静电放电保护器件配置成在静电放电事件期间箝位静电放电电压以保护集成电路免于静电放电事件。一个或多个静电放电保护器件形成于定位在载体晶片的硅衬底中的半导体阱中。
[0009]本专利技术实施例提供一种形成静电放电保护器件的方法，包括以下步骤。提供具有第一半导体衬底的第一半导体晶片。在第一半导体衬底上形成待保护以免于静电放电事件的多个晶体管器件。提供具有第二半导体衬底的第二半导体晶片。在第二半导体衬底上形成静电放电保护器件阵列。以及，将第一半导体晶片接合到第二半导体晶片。
附图说明
[0010]参考随附图式在下文详细描述本公开的各种示例性实施例。仅出于说明的目的提供图式且仅描绘本公开的示例性实施例以促进读者对本公开的理解。因此，图式不应视为限制于本公开的广度、范围或可应用性。应注意，出于说明的清楚性和简易性起见，这些图式未必按比例绘制。
[0011]图1示出根据本公开的一些实施例的用于在载体晶片中实施ESD保护电路的示例性晶片堆叠的横截面视图。
[0012]图2示出根据本公开的一些实施例的在载体晶片中实施的ESD电路阵列的示意图。
[0013]图3A示出根据本公开的一些实施例的具有在载体晶片中实施的ESD阵列的半导体器件的横截面视图。
[0014]图3B示出根据一些实施例的在载体晶片中实施的ESD阵列的一部分的横截面视图。
[0015]图4A示出根据本公开的一些实施例的ESD保护电路的示意性电路图。
[0016]图4B示出根据一些实施例的基于二极管的ESD保护电路的横截面。
[0017]图5A示出根据一些实施例的连接于输入/输出(input/output；IO)衬垫与电源轨之间的ESD功率箝位电路的示意性电路图。
[0018]图5B示出根据一些实施例的ESD检测和触发电路以及配置成在ESD事件期间传导ESD电流的bigFET的示意性电路图。
[0019]图6A到图6C示出根据一些实施例的ESD功率箝位电路的示例性实施例。
[0020]图7示出根据一些实施例的静电放电(ESD)保护器件形成方法的流程图。
[0021][附图标号说明][0022]100a：晶片堆叠；
[0023]101、201、303：载体晶片；
[0024]102：接合工艺；
[0025]103：薄绝缘材料；
[0026]105：高密度等离子氧化物层；
[0027]107：第一导电内连线层；
[0028]109：第二导电内连线层；
[0029]111：第一层间介电质；
[0030]113：硅层；
[0031]115：绝缘层；
[0032]117、209：器件晶片；
[0033]203：静电放电保护电路阵列；
[0034]205：导电金属层；
[0035]207：电连接；
[0036]211：器件阵列；
[0037]301：半导体器件；
[0038]303、431：硅衬底；
[0039]305、321：静电放电阵列；
[0040]307：后段工艺层；
[0041]309：前段工艺和中段工艺层；
[0042]313：层内连线通孔；
[0043]315：功率输送网络层；
[0044]317：静电放电信号；
[0045]319：焊料凸块端；
[0046]323：n壁区；
[0047]325、415、423：阴极区；
[0048]326：n型二极管；
[0049]327、417：阳极区；
[0050]329：阳极p+掺杂区；
[0051]330：p型二极管；
[0052]331：阴极n+掺杂区域；
[0053]400a、401、500a、500b：静电放电保护电路；
[0054]400b：横截面视图；
[0055]403、503、600a、600b、60本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种静电放电保护器件，其特征在于，包括：内部电路，在器件晶片中图案化且电耦合于第一节点与第二节点之间；以及静电放电电路阵列，在载体晶片中图案化，其中所述静电放电电路电耦合于所述第一节点与所述第二节点之间且配置成保护所述内部电路免于瞬态静电放电事件，以及其中所述器件晶片接合到所述载体晶片。2.根据权利要求1所述的静电放电保护器件，其特征在于，所述第一节点连接到高电源轨，且所述第二节点连接到低电源轨。3.根据权利要求1所述的静电放电保护器件，其特征在于，所述静电放电电路更包含电耦合于所述第一节点与所述第二节点之间的静电放电功率箝位电路。4.一种包含静电放电保护器件的装置，其特征在于，包括：器件晶片，具有在其中图案化的集成电路；以及载体晶片，接合到所述器件晶片，其中所述载体晶片包括一个或多个静电放电保护器件，所述一个或多个静电放电保护器件配置成在静电放电事件期间箝位静电放电电压以保护所述集成电路免于所述静电放电事件，其中所述一个或多个静电放电保护器件形成于定位在所述载体晶片的硅衬底中的半导体阱中。5.根据权利要求4所述的包含静电放电保护器件的装置，其特征在于，所述器件晶片更包括配置成内连所述集成电路的后段工艺金属化层。6.根据权利要求4所述的包含静电放电保护器件的装置，其特征在...

【专利技术属性】
技术研发人员：洪道一，林文杰，李介文，陈国基，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：